JPS61254989A

JPS61254989A - マトリクス形表示装置の駆動回路

Info

Publication number: JPS61254989A
Application number: JP9852485A
Authority: JP
Inventors: 井手野　宏昭
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-05-07
Filing date: 1985-05-07
Publication date: 1986-11-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、液晶などを用いたマトリクス形表示素子を
カラー化するマトリクス形表示素子の駆動回路に関する
ものである。

〔従来の技術〕

第４図は従来の液晶などを用いたフルカラーマトリクス
形カラー表示素子の極く一般的な画素構成を示した図で
ある。この第４図においてＸＩ。

Ｘ２　、Ｘ３　、・・・はＸ駆動線、Ｙｌ　、Ｙ２　、
Ｙ３がＹ駆動線である。Ｘ駆動線には色の三要素である
赤（以下Ｒと言う）、緑（以下Ｇと言う）、青（以下Ｂ
と言う）のうち一つの要素が割り当てられておシ、Ｙ駆
動線方向に規則正しくＲＧＢが配列している、ＲＧＢＩ
組で１画素が構成される。

このような画素配列を持ったマトリクスパネルを駆動す
るには、Ｙ駆動線を走査線としてこれに順次選択信号を
与え、選択されたＹ駆動線上の各画素にｘｍ動線から順
次映像信号をサンプリングして入力するのが最も基本的
な方法である。

このような駆動法を実現するための従来のＸ駆動線駆動
回路の一例を第６図に示す。この第６図において１は直
列入力並列出力形のシフトレジスタで、ＳＴＸが直列入
力、Ｑｘｘ　ｌ　ＱＸｔ　Ｐ　ＱＸｓ　＋　”’　＊が
並列出力である。ＣＬｘはシフトレジスタ１の内部デー
タをシフトするクロックである。

また２は、アナログ信号をスイッチングするアナログゲ
ートである。レフトレジスタ２の並列出力Ｑｘｔ　ｒ　
Ｑｘｔ　＋　Ｑｘｘ　ｌ・・・　は各々３個のアナログ
ゲート２のゲート入力を駆動する。

■１〜ｖ３はスイッチングされるアナログ信号入力で、
通常ＲＧＢに分解した映像信号である、Ｘ１□、　ｘ、
！、　ｘ、、　、　、ｘ、、　、　ｘ、、　、・・・は
アナログゲート２の出力で、第４図のＸ駆動線ＸＩ、　
Ｘ２．　Ｘ３．・・・を駆動する。

いま、出力Ｘ１１にはＲ要素、出力Ｘ１！にはＧ要素、
出力Ｘ１．にはＢ要素、以降も同じ繰返しでＸ駆動線に
画素が接続されているとする、このときアナログ信号入
力ｖ１にはＲ映像信号、アナログ信号入力ｖ２にはＧ映
像信号、アナログ信号入力■３にはＢ映像信号が入力さ
れる、第６図の回路の主要な信号のタイミングチャート
を第７図に示す。

この第７図において、第７図（ｂ）の直列入力ＳＴｘに
１クロック分論理値“１″が入力されると、第７図−）
のクロックＣＬｘが入力されるごとに直列入力並列出力
形のシフトレジスタ１の基本的な動作により、第７図（
Ｃ）、第７図（ｄ）Ｋ示すように、出力ＱＸＩ　＋　Ｑ
ｘｔ　＋・・・Ｋ順次論理′″１′が出力され、それに
接続されているアナログゲート２を順次開閉していく。

（第２図（ト）〜第２図−）第７図（ｅ）〜第７図□□□）に示すアナログ信号入力
Ｖｌ　、Ｖ２　、Ｖ３には連続的かつ独立な映像信号が
入力されているが、アナログゲート２は対応するシフト
レジスタ１の出力ＱＸｔ　ｔ　ＱＸｔ　ｅ・・・が論理
値＠１″のときしか開かないので出力Ｘ、、　、　Ｘ、
、　。

Ｘｌ、、Ｘｔ□ｌ　Ｘｌｊ　＃　Ｘｌ４はアナログゲー
トが開いているときのみアナログ入力信号Ｍｌ　、Ｖ２
　、Ｖ３に追従し、閉じる瞬間のアナログレベルを保持
する。

このようにして、走査線（ＹＩＩＡ動線）上の各画素に
映像信号をサンプリングして分配してゆき、各走査線に
ついて上記動作を繰返して表示画面が完成する。

ところで、マトリクス形表示素子は第４図に示したより
なＲＧＢ３原色に基づくカラー表示素子だけでなく、モ
ノクロ表示素子が求められる場合もある。第５図はモノ
クロ表示素子の画面配列を示す接続図でおって、Ｘｉ　
、Ｘ２　、Ｘ３　、・・・がＸ駆動線、Ｙｌ　、Ｙ２　
、Ｙ３・・・がＹ駆動線である。

モノクロであるから当然１画素は１要素で構成される、
１画素に占める色要素の面積が大きく取れるので、ＲＧ
Ｂフルカラー表示素子より高い表示輝度が得られ、しか
も比較的安価なので、文字専用表示端末など必ずしもフ
ルカラー表示を必要としない分野には、第５図のような
モノクロ表示素子を用いた方がメリットが大きい。

ところで、第６図のようなＲＧＢ表示用の駆動回路をモ
ノクロ表示素子に転用しようとすると、シフトレジスタ
１の出力Ｑｘｔ　＋　Ｑｘｚ　ｐ　Ｑｘｓ　ｒ　・＝に
３個ずつ並列接続されているアナログゲート２の９ち、
各々２個は不要になる、かといって、実用的には第６図
の回路は１テツゾのＩＣに集積化して使用されることが
、実用技術面やコスト面からも普通であると考えられ、
不要なアナログゲート２を切り離すこともできない。し
たがって、第６図の回路をＩＣ化した場合、これをモノ
クロ表示素子駆動用に転用すると非常に無駄が多いシス
テムを構成することになる。

そこで、ＲＧＢフルカラー表示素子とモノクロ素子の両
方の駆動回路に兼用できる回路形式が従来考案されてい
る。第８図はその一例でおる。直列入力、並列出力形の
シフトレジスタ１と３本のアナログ信号入力線にアナロ
グ信号入力Ｖｌ、Ｖ２゜ｖ３を導入するのは第６図と同
様でおるが、アナログゲート２のゲート入力はシフトレ
ジスタ１の並列出力Ｑ”１＋　Ｑｘｔ　＊　Ｑｘｚ　＋
　・＝　　ｉｃ各１個ずつ接続されている。

Ｘｉ　、Ｘ２　、Ｘ３　、・・・はアナログゲート２の
出力で、出力Ｘ１はアナログ信号入力ｖ１、出力Ｘ２Ｈ
アナログ信号入力Ｖ２、出力Ｘ３はアナログ信号入力ｖ
３、以降これを繰返し、シフトレジスタ１の３段分で１
組のアナログ信号入力Ｖｌ。

Ｖ２．Ｖ３をスイッチングする構成となっている。

第９図は、第８図の回路の主要な信号を示すりイミング
チヤードである。第９図（ａ）のクロックＣＬｘと同期
して順次シフトレジスタ１の出力ＱＸＩ　ＩＱｘｔ　＝
　Ｑｘｓ−（第９図（Ｃ）〜第９図（社））に論理値１
１”が現われる。連続するアナログ入力信号Ｖｌ。

Ｖ２．Ｖ３（第９図（ｉ）〜第９図（転））の二つに着
目すると、３クロツク毎にサンプリングされるのがわか
る。

たとえば、アナログ入力信号ｖ１に注目すると、１クロ
ツク目において出力Ｘｌ（第９図（Ａ）でサンプリング
され、４クロツク目で出力Ｘｌ（第９図（０））におい
て、サンプリングされる。他のアナログ入力信号も異な
るクロックタイミングで同様の作用が行なわれている（
第９図−〜第９図（２）））。

アナログ信号入力Ｖｌ　、Ｖ２　、Ｖ３を映像信号を分
解したＲ信号、Ｇ信号、Ｂ信号に割シ当てれば、それぞ
れの信号をサンプリングするタイミングは１クロツクず
つずれるものの、３原色信号を第４図のカラー表示用マ
）　ＩＪクス表示素子に分配できることがわかる。

一方、モノクロの映像信号の場合には単にアナログ入力
信号Ｖｌ　、Ｖ２　、Ｖ３として同一の映像信号を割り
当てればよい。

このように第８図の回路方式であれば同一の回路で外部
からの信号の与え方を変えるだけで、フルカラー表示と
モノクロ表示の両方のマトリクス表示パネルに使用でき
る。

〔発明が解決しようとする問題点〕

しかし、第８図の回路形式では、上述のように本来並列
の信号である三つのアナログ信号入力Ｖｌ、Ｖ２．Ｖ３
のサンプリングタイミングが１クロツクずつずれるとい
う欠点の他、ＲＧＢフルカラー表示のツクネルでは１画
素が３要素から成るためにモノクロ表示のパネルと比べ
ると、同一画素数のツクネルでは３倍のクロック周波数
が必要であり、シフトレジスタ１の動作周波数限界のた
め、大規模なフルカラー表示素子を駆動できないという
欠点があった。

この発明は、かかる問題点を解決するためになされたも
ので、フルカラー表示素子とモノクロ表示素子の両方の
駆動回路に兼用でき、フルカラー表示に用いたとき三つ
のアナログ信号入力に同時にアクセスできるマトリクス
形表示装置の駆動回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るマ）　ＩＪクス形表示素子の駆動回路は
、走査回路の走査出力部とでマ）　ＩＪクス論理を構成
する３本の分割クロック信号線を新たに設け、走査出力
信号と分割クロック信号との論理積信号で、３本アナロ
グ信号入力を開始する３組のアナログゲート郡を駆動す
るよう構成したものである。

〔作　用〕

この発明においては、３本の分割クロック信号をＲＧＢ
フルカラー表示素子とモノクロ表示素子の場合に応じて
異なる形で与え、プルカラー表示素子の場合にはＲ信号
、Ｇ信号、Ｂ信号をモノクロ表示素子の場合には共通の
映像信号をそれぞれ３本のアナログ信号入力線に与える
。

〔実施例〕

以下、この発明のマトリックス形表示装置の駆動回路の
実施例について図面に基づき説明する。

第１図はその一実施例の構成を示す回路図である。

この第１図の１は直列入力並列出力形のシフトレジスタ
、２はアナログゲート、３は２入力の論理積ゲートであ
る。

ＣＬｘはシフトレジスタ１のクロック入力、ｓＴｘはシ
フトレジスタ１の直列入力、Ｑｘ＋＋　Ｑｘｔ　ｔ　Ｑ
ｘｓはシフトレジスタ１の並列出力である。論理積ゲー
ト３はそれぞれ三つに分配され、その分配された各論理
積ゲート３にはそれぞれ分割クロック入力０１〜Ｃ３お
工び並列出力Ｑｘ＠　＝　ＱＸ４が入力されるようにな
っている。

各論理積ゲート３の出力はアナログゲート２のそれぞれ
に送られるとともに、アナログ信号入力ｖ１〜ｖ３が二
分配されたアナログゲート２に入力されるようになって
いる。このアナ６グゲート２から出力Ｘ１．〜Ｘ１ｍ　
＊　Ｘ２１〜Ｘ□、Ｘｌ、〜Ｘ、、、Ｘ、。

〜Ｘ４３を出力するようにしている。

三つの分配されたシフトレジスタ１のうち並列出力Ｑｘ
ｔｔ例に取ると、並列出力Ｑｘｔと分割クロツクＣＩ、
Ｃ２，Ｃ３とのそれぞれの論理積出力がそれぞれ論理積
ゲート３の出力Ｇ１．　、　Ｇ１ｆｆ１．　Ｇ１゜とな
る。

並列出力Ｑｘｔ以降も同様に分割クロックＣＩ。

Ｃ２，Ｇ３との論理積が各々出される。論理積ゲート３
の出力Ｇ、１．　Ｇ、！、　Ｇ、、はそれぞれアナログ
ゲート２を駆動する。アナログゲート２へのアナログ信
号入力は３系統あり、これがアナログ信号入力Ｖｌ　、
Ｖ２　、Ｖ３で表わされている。

シフトレジスタ１の各出力段において、分割クロックＣ
１に制御されるアナログゲート２はアナログ信号入力ｖ
１を開閉する。分割クロック０２゜Ｇ３とアナログ信号
入力Ｖ２．Ｖ３もそれぞれ１対１に対厄する。

第２図はこの第１図のマトリックス形表示装置の駆動回
路をＲＧＢフルカラー表示素子の駆動回路に用いる場合
の主要信号のタイミングチャートである。この第２図に
おいて第２図（４）はクロック入力ＣＬｘ、第２図（ｂ
）は直列入力ＳＴｘ、分割クロック信号ＣＩ、Ｃ２，Ｇ
３は（第２図α））論理値１１１に固定されている。し
たがって、論理積ゲート３においてはシフトレジスタｌ
からの並列出力ＱＸＩ　＃　Ｑｘｔ　＊　ＱＸｓ　Ｉ　
”’　　（第２図（ｃ）〜第２図（ｆ））がそのまま論
理積ゲート３の出力Ｇ１□、　Ｇ、、　、　Ｇ、、　。

Ｇ□、Ｇ□、　Ｇ、、　、　Ｇ、、　、　Ｇ、、、・・
・に出力される。

したがって、論理積ゲート３がなく並列出力ＱＸＩ　＃
　Ｑｚｇ　＃　ＱＸｓ・・・　が厘接三つに分配されて
、アナログゲート２を駆動するのと機能的に同じになシ
、各アナログゲート２からは第２図Ｕ）〜第２図（ｒ）
に示すように、出力Ｘ１．〜Ｘ１．を出力し第６図の従
来例とまったく同じ作用をすることがわかる。

第６図の従来例ではアナログ信号入力Ｖｌ　、Ｖ２　。

■３への同時アクセスが可能であるものの、これをモノ
クロ表示素子に用いたとき各段の三つのアナログゲート
２のうち二つが無駄になるのが欠点であったが、この発
明によれば、モノクロ表示素子に用いたときもすべての
アナログゲート２が有効に働くことを示すのが第３図で
ある。

この第３図は第１図の回路をモノクロ表示素子に用いる
ときの主要信号のタイミングチャートである。シフトレ
ジスターの動作は従来例およびこの発明のＲＧＢフルカ
ラー表示素子に対する実施例と同様である、モノクロ表
示であるから三つのアナログ信号入力Ｖ１．Ｖ２．Ｖ３
（第３図ω）には共通の映像信号が与えられる。

分割クロック信号ＣＩ、Ｃ２，Ｃ３（第３図（ｆ）〜第
３図０１））は、ＲＧＢフルカラーの場合と異なり、ク
ロックＣＬｘ　（第３図（ａ））と同じ周期でかつデユ
ーティ比が一！−になるよう設定される。

しかも、分割クロックＣ１，Ｃ２，Ｇ３のうち一つはク
ロックＣＬｘと位相が一致し他はそれぞれ１周期ずつ位
相がずれるよう与えられる。

最初は並列出力ＱＸｓ　（第３図（Ｃ））のみが論理値
″″１”であるから、論理積ゲート３の出力のうちＧ、
１゜Ｇｉ！、ＧＩ！（第３図（ｊ）〜第３図（イ））の
みが分割クロックＣＩ、Ｃ２，Ｃ３の影響を受けて頭次
論理値″″１”を発生する。

クロックＣＬｘの次のサイクルでは、並列出力Ｑ！、　
（第３図（ｄ））のみが論理値１１＃となるから、Ｇａ
１ｍ　Ｇｔｓ　＋　ＧｔｓおよびＧＳＳ以降は論理値“
０”に押えられ、Ｇ、、　、　Ｇｔｔ、　Ｇ、、　（第
３図（ハ）、第３図（ｎ））のみが分割クロックＣＩ、
Ｃ２，Ｃ３の影響を受ける。以下同様の動作を繰り返す
と、あたかも出力Ｇ、、　、　Ｇ、！、　Ｇ、８．　Ｇ
□、・・−２は１本の走査回路の出力でおるかのように
順次論理値“１″を発生させる。

したがって、すべてのアナログゲート２は他と異なるタ
イミングでアナログ信号入力Ｖｌ、Ｖ２゜ｖ３をサンプ
リングするので、サンプリングされたアナログゲート２
の出力Ｘ、、　、　Ｘ□、　、　Ｘ、、　、　Ｘ、１゜
Ｘ□・・・（第３図（０）〜第３図（Ｓ））を第５図の
モノクロ形表示素子のＸ駆動線Ｘｉ　、Ｘ２　、Ｘ３　
、・・・Ｋ与えれば、すべての出力を無駄なく使ってモ
ノクロ形表示素子の各画素を独立に駆動できる。

このように、この発明の駆動回路は、回路形式を変更せ
ず、外部から供給する信号形式を変えるだけでモノクロ
とＲＧＢフルカラー両方のマトリクス形表示素子を駆動
できる。

このこと社、駆動回路を１チツプのＩＣにした場合に大
きな利点となる。論理積ゲートを追加することが不利と
も考えられるが、２入力論理積ゲ−トは数少ないトラン
ジスタで構成できる上、この種の回路を集積化する場合
ＩＣチップ上で最も大きな面積を占めるのは、低出力イ
ンピーダンス化と高耐圧化の必要上トランジスタが大き
くなるアナログゲート２などの出力／Ｓツファ部であり
、純然たる論理回路部である論理積ゲートを増やすこと
は集積化への大きな負担にはならない。

なお、上記実施例では、シフトレジスタ１１〜１ｃによ
って走査回路を構成したが、カウンタおよびカウント値
をデコートするデコーダを組み合わせても同様の走査回
路を構成することができる。

また、アナログスイッチ手段としてアナログゲート２を
ラッチ回路に置き換えると、二値画像を表示するアトマ
リクス形表示装置の駆動回路が構成できるが、これも上
記実施例の変形と考えてよい。

さらに、この発明の駆動回路は主に液晶を用いたマトリ
ックス形表示素子に使用されるが、ＥＬ。

プラズマディスプレイなど他のマトリックス形表示素子
にも転用でき、同様の効果を奏する。

〔発明の効果〕

この発明は、以上説明したとおシ、３本アナログ入力信
号をサンプリングする３組のアナログゲートまたはラッ
チ回路部のそれぞれに対して新たに分割クロック信号線
を設け、走査回路出力と分割クロック信号との論理積を
取ってアナログゲートまたはラッチ回路を駆動するよう
に構成したので、ＲＧＢフルカラーとモノクロ両方のマ
トリクス形表示素子を、同一の回路で外部から制御信号
形式を変えるだけで駆動でき、ＲＧＢフルカラーの場合
ＫＧＢ信号を同時に並列にサンプリングできる。したが
って、ＲＧＢ三つの信号のサンプリング時間のずれがな
くなり、しかも従来より大規模なマトリクスを駆動でき
るという利点がある。

【図面の簡単な説明】

第１図はこの発明のマトリクス形表示装置の駆動回路の
一実施例の回路図、第２図は第１図のマトリックス形表
示装置の駆動回路をＲＧＢフルカラー形マトリクス表示
素子に用いる場合の各信号のタイミングチャート、第３
図は第１図のマトリクス形表示装置の駆動回路をモノク
ロのマトリクス表示素子に用いる場合の各信号のタイミ
ングチャート、第４図はフルカラーマトリクス形表示素
子の画素構成、第５図はモノクロマトリクス形表示素子
の画素構成、第６図は従来のマトリクス形表示装置の駆
動回路の回路図、第７図は第６図のマトリクス形表示装
置駆動回路の各信号のタイミングチャート、第８図は従
来のマトリクス形表示装置の駆動回路の他の例を示す回
路図、第９図は第８図のマトリクス形表示装置の駆動回
路の各信号のタイミングチャートである。１・・・シフトレジスタ、２・・・アナログゲート、３
・・・論理値ゲート。なお、図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

基準クロックに同期して出力線に順次論理値を出力し、
初段の出力線に論理値を出力するタイミングは走査開始
信号入力線から与えられるよう構成して成る走査回路と
、この走査回路の各出力線に各々分割クロック信号の入
力線と同数ずつ設けられ、一方の入力は対応する前記走
査回路の出力線に共通接続され、他方の入力は相異なる
前期分割クロック信号の入力線に接続された２入力の論
理積ゲートと、この論理積ゲートの出力によつて開閉さ
れ、対応する論理積ゲートへの前期分割クロック信号の
入力が同一のものは共通のアナログ信号を開閉するよう
構成された前記論理積ゲートと同数のアナログゲートま
たはラッチ回路とを備えたマトリクス形表示装置の駆動
回路。