JPS61242416A - パワ−ｍｏｓ・ｆｅｔ駆動回路 - Google Patents
パワ−ｍｏｓ・ｆｅｔ駆動回路Info
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- JPS61242416A JPS61242416A JP8362885A JP8362885A JPS61242416A JP S61242416 A JPS61242416 A JP S61242416A JP 8362885 A JP8362885 A JP 8362885A JP 8362885 A JP8362885 A JP 8362885A JP S61242416 A JPS61242416 A JP S61242416A
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- Japan
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- fet
- gate
- power mos
- voltage
- pulse transformer
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーＭＯＳ・ＦＥＴ駆動回路に関する。
パワーＭＯＳ・ＦＥＴはゲート電圧を制御することで、
ドレイン・ソース間をスイッチングし、電力制御のでき
るスイッチング素子であり、バイポーラトランジスタの
ように蓄積効果がないので高速スイッチング動作が可能
であり、スイッチング速度が比較的遅い場合には、第３
図に示すようニＣ−Ｎ０９ ＩＣ−ｔ’直接数１００（
Ｖ）、数１Ｏ（Ａ）ノミ力を制御できる特長を持ってい
る。
ドレイン・ソース間をスイッチングし、電力制御のでき
るスイッチング素子であり、バイポーラトランジスタの
ように蓄積効果がないので高速スイッチング動作が可能
であり、スイッチング速度が比較的遅い場合には、第３
図に示すようニＣ−Ｎ０９ ＩＣ−ｔ’直接数１００（
Ｖ）、数１Ｏ（Ａ）ノミ力を制御できる特長を持ってい
る。
しかし、電動機制御用ＰＷＭインバータなどで高速のス
イッチング動作で使用するには。
イッチング動作で使用するには。
ＭＯＳ ＠ＦＥＴの等価ゲート入力容量Ｃｉｎが問題に
なってく□る０等価ゲート入力容量Ｃｉｎは無視できな
い大きさなので、ゲート駆動回路は、出力インピーダン
スが低く、瞬時的な電流供給能力が高くなければ高速ス
イッチング動作させることができない、また、このよう
な用途では制御回路と主回路素子を電気的に絶縁できる
駆動回路構成が必要となる。
なってく□る０等価ゲート入力容量Ｃｉｎは無視できな
い大きさなので、ゲート駆動回路は、出力インピーダン
スが低く、瞬時的な電流供給能力が高くなければ高速ス
イッチング動作させることができない、また、このよう
な用途では制御回路と主回路素子を電気的に絶縁できる
駆動回路構成が必要となる。
第４図のパワーＭＯＳ・ＦＥＴ駆動回路は、制御回路か
らの信号をホトカプラで絶縁し、出力部に低出力インピ
ーダンスのバッファー回路を用いてＦＥＴの高速動作を
実現している。この回路は、伝達時間遅れの小さな高速
のホトカプラを用いると、ＦＥＴの高速性を生かせるが
、高速のホトカプラは高価であること、また駆動回路用
に制御回路とは独立の絶縁電源を必要とすることなどバ
イポーラ素子に対するＭＯＳ−ＦＥＴの特長を十分発揮
したものとはいえない。
らの信号をホトカプラで絶縁し、出力部に低出力インピ
ーダンスのバッファー回路を用いてＦＥＴの高速動作を
実現している。この回路は、伝達時間遅れの小さな高速
のホトカプラを用いると、ＦＥＴの高速性を生かせるが
、高速のホトカプラは高価であること、また駆動回路用
に制御回路とは独立の絶縁電源を必要とすることなどバ
イポーラ素子に対するＭＯＳ−ＦＥＴの特長を十分発揮
したものとはいえない。
一方、第５図は信号の伝送にパルストランスを用いて制
御回路との絶縁とゲート駆動に必要な電力の供給を同時
に行なうパワーＭＯＳ−ＦＥＴ［動回路の例である。ゲ
ート駆動に必要な電力を制御回路側から供給するので、
第４図の駆動回路のように独立の絶縁電源を必要とせず
１回路構成も簡単になっている。
御回路との絶縁とゲート駆動に必要な電力の供給を同時
に行なうパワーＭＯＳ−ＦＥＴ［動回路の例である。ゲ
ート駆動に必要な電力を制御回路側から供給するので、
第４図の駆動回路のように独立の絶縁電源を必要とせず
１回路構成も簡単になっている。
この駆動回路の動作を説明すると次のようになる。まず
、パルストランス１３の１次側に正の電圧を印加すると
、２次側にも正の電圧が誘起される。この誘起電圧によ
り抵抗１４→パワーＭＯＳ−ＦＥＴＩＩのゲート・ソー
ス→ダイオード１５の順でパワーＭＯＳ・ＦＥＴＩＩの
入力容量の充電電流が流れ、ゲート電位Ｖａｓがゲート
Φソースしきい値電圧Ｖｔｈを越えるとパワーＭＯＳ拳
ＦＥＴＩＩはオン状態となる。ＭＯＳ ＠ＦＥＴ１２は
ダイオード１５によりゲート・ソース間が逆バイアスさ
れており、オフ状態を保っている０次にパルストランス
１３の１次側の電圧を零にすると、２次側にはフライバ
ック電圧が誘起される。このフライバック電圧によりＭ
ＯＳ ＠ＦＥＴ１２のゲートが正バイアスされてＭＯＳ
−ＦＥＴ１２がオンし、パワーＭＯ５、ＦＥＴ１１のゲ
ートを接地してすみやかに入力容量に充電された電荷を
放電し、Ｖａｓ＜ ＶｔｈとなるとパワーＭＯＳ−ＦＥ
ＴＩＩはオフする。このようにパルストランス１３の１
次側に正のパルス電圧を加えることでパワーＭＯＳ・Ｆ
ＥＴＩＩをオン／オフさせる。
、パルストランス１３の１次側に正の電圧を印加すると
、２次側にも正の電圧が誘起される。この誘起電圧によ
り抵抗１４→パワーＭＯＳ−ＦＥＴＩＩのゲート・ソー
ス→ダイオード１５の順でパワーＭＯＳ・ＦＥＴＩＩの
入力容量の充電電流が流れ、ゲート電位Ｖａｓがゲート
Φソースしきい値電圧Ｖｔｈを越えるとパワーＭＯＳ拳
ＦＥＴＩＩはオン状態となる。ＭＯＳ ＠ＦＥＴ１２は
ダイオード１５によりゲート・ソース間が逆バイアスさ
れており、オフ状態を保っている０次にパルストランス
１３の１次側の電圧を零にすると、２次側にはフライバ
ック電圧が誘起される。このフライバック電圧によりＭ
ＯＳ ＠ＦＥＴ１２のゲートが正バイアスされてＭＯＳ
−ＦＥＴ１２がオンし、パワーＭＯ５、ＦＥＴ１１のゲ
ートを接地してすみやかに入力容量に充電された電荷を
放電し、Ｖａｓ＜ ＶｔｈとなるとパワーＭＯＳ−ＦＥ
ＴＩＩはオフする。このようにパルストランス１３の１
次側に正のパルス電圧を加えることでパワーＭＯＳ・Ｆ
ＥＴＩＩをオン／オフさせる。
この駆動回路でパワーＭＯＳ・ＦＥＴ１１ｔ−ＰＷＭ駆
動する場合法のような・問題がある。今、簡単のために
ＰＷＭ信号のキャリア周波数は一定とし・パルスのデユ
ーティサイクルはＯから１００％まで変化すると考える
。
動する場合法のような・問題がある。今、簡単のために
ＰＷＭ信号のキャリア周波数は一定とし・パルスのデユ
ーティサイクルはＯから１００％まで変化すると考える
。
まず、パルストランスの飽和により、一定幅以上のパル
ス信号が伝送できなくなるので、１００％デユーティサ
イクルのオンは実現できないこと、また、効率の低下を
がまんして、たとえば９０％デユーティサイクルを最大
とするＰＷＭ信号で駆動するとしても、少なくともパル
ストランス１３はキャリアの一周期分の幅のパルスは飽
和せずに伝送できるように広帯域であることが必要であ
る。
ス信号が伝送できなくなるので、１００％デユーティサ
イクルのオンは実現できないこと、また、効率の低下を
がまんして、たとえば９０％デユーティサイクルを最大
とするＰＷＭ信号で駆動するとしても、少なくともパル
ストランス１３はキャリアの一周期分の幅のパルスは飽
和せずに伝送できるように広帯域であることが必要であ
る。
しかしながら、広帯域のパルストランス１３は２次電圧
の立とり特性が悪くなるのでせっかくのパワーＭＯＳ−
ＦＥＴの高速性を十分生かせなくなってしまう、また、
広帯域のパルストランス１３は大きくなり、回路部品が
少ないという長所が生かせない、また、パルスのデユー
ティサイクルが小さくなった場合、充分なフライバック
電圧が生じなくなりＭＯＳ・Ｆ Ｅ Ｔ １２がオンで
きず、したかってパワーＭＯＳ・ＦＥＴＩＩがオフでき
なくなることがある。
の立とり特性が悪くなるのでせっかくのパワーＭＯＳ−
ＦＥＴの高速性を十分生かせなくなってしまう、また、
広帯域のパルストランス１３は大きくなり、回路部品が
少ないという長所が生かせない、また、パルスのデユー
ティサイクルが小さくなった場合、充分なフライバック
電圧が生じなくなりＭＯＳ・Ｆ Ｅ Ｔ １２がオンで
きず、したかってパワーＭＯＳ・ＦＥＴＩＩがオフでき
なくなることがある。
このように第５図の駆動回路はスイッチングレギュレー
タのようにパルス幅が比較的一定している用途では問題
ないが、ＰＷＭのようにパルス幅が大きく変化する用途
では問題が多い。
タのようにパルス幅が比較的一定している用途では問題
ないが、ＰＷＭのようにパルス幅が大きく変化する用途
では問題が多い。
本発明の目的は、前述のような従来のゲート駆動回路が
持っている問題点を解決し、小型で高速動作可能な、主
にＰＷＭ駆動を対象とするパワーＭＯＳ参ＦＥＴ駆動回
路を提供することである。
持っている問題点を解決し、小型で高速動作可能な、主
にＰＷＭ駆動を対象とするパワーＭＯＳ参ＦＥＴ駆動回
路を提供することである。
本発明は、パルストランスをパワーＭＯ５・ＦＥＴのオ
ン／オフのスイッチングの間だけ働かせるようにして、
パルストランスの小型化、高速化を図り、同時にＰＷＭ
用にも十分使用できるようにしたものである。
ン／オフのスイッチングの間だけ働かせるようにして、
パルストランスの小型化、高速化を図り、同時にＰＷＭ
用にも十分使用できるようにしたものである。
すなわち、本発明によるパワーＭＯＳ−ＦＥＴ駆動回路
は、任意の時間差をもって符号の異なる第１および第２
のパルス電圧を２次側に発生するパルストランスと、パ
ルストランスの２次側に第１のパルス電圧が生じたとき
だけ導通して、パワーＭＯＳ・ＦＥＴのゲート・ソース
間に正の電圧を印加し、パワーＭＯＳ−ＦＥＴをオンす
る手段と、パルストランスの２次側に第２のパルス電圧
が生じたとき導通状態となり、パワーＭＯＳ・ＦＥＴの
ゲートをソースに接地させる手段と、前記導通状態を保
持する手段と、パルストランスの２次側に第１のパルス
電圧が生じたとき、前記導通状態を非導通状態に変更す
る手段を有する。
は、任意の時間差をもって符号の異なる第１および第２
のパルス電圧を２次側に発生するパルストランスと、パ
ルストランスの２次側に第１のパルス電圧が生じたとき
だけ導通して、パワーＭＯＳ・ＦＥＴのゲート・ソース
間に正の電圧を印加し、パワーＭＯＳ−ＦＥＴをオンす
る手段と、パルストランスの２次側に第２のパルス電圧
が生じたとき導通状態となり、パワーＭＯＳ・ＦＥＴの
ゲートをソースに接地させる手段と、前記導通状態を保
持する手段と、パルストランスの２次側に第１のパルス
電圧が生じたとき、前記導通状態を非導通状態に変更す
る手段を有する。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるパワーＭＯＳ−ＦＥＴ駆動回路の
一実施例の回路図、第２図は第１図の各部の信号の波形
図である。
一実施例の回路図、第２図は第１図の各部の信号の波形
図である。
パルストランス３は第２図（ａ）に示すような、パワー
ＭＯＳ＠ＦＥＴＩを駆動しようとするパルス電圧により
、その立上り、立下りに応じて第２図（ｂ）に示すよう
な正のパルス電圧（電圧Ｖ（１１（Ｖ）、幅ｔａ （ｕ
） ） 、負のパルス電圧（電圧−Ｖ（１２（Ｖ）、幅
Ｌｂ （ｕ） ）を２次側に発生する。ダイオード６．
９はパルストランス３の２次側に正のパルス電圧が発生
したときだけ導通して、駆動対象であるパワーＭＯＳ・
ＦＥＴ１のゲート・ソース間に正の電圧を印加して、こ
れをオンする。エンハンスメント型ＭＯＳ・ＦＥＴ２は
パルストランス３の２次側に負の電圧が発生したときに
導通状態となり、パワーＭＯ５・ＦＥＴＩのゲートをソ
ースに接地させる。ダイオード８はＭＯＳ−ＦＥＴ２の
導通状態を保持する。電流形のスイッチング素子である
ＮＰＮトランジスタ４およびそのベース抵抗５はパルス
トランス３の２次側に正のパルス電圧が生じたとき、Ｍ
ＯＳΦＦＥＴ２の導通状態を非導通状態に変更する。な
お、電圧ＶａｔはパワーＭＯＳ・ＦＥＴＩのゲート・ソ
ース間降伏電圧を、−ｔた。電圧１−Ｖｄ２１はＭＯＳ
−ＦＥＴ２のゲート拳ソース間降伏電圧を越えない電
圧でなければならない。
ＭＯＳ＠ＦＥＴＩを駆動しようとするパルス電圧により
、その立上り、立下りに応じて第２図（ｂ）に示すよう
な正のパルス電圧（電圧Ｖ（１１（Ｖ）、幅ｔａ （ｕ
） ） 、負のパルス電圧（電圧−Ｖ（１２（Ｖ）、幅
Ｌｂ （ｕ） ）を２次側に発生する。ダイオード６．
９はパルストランス３の２次側に正のパルス電圧が発生
したときだけ導通して、駆動対象であるパワーＭＯＳ・
ＦＥＴ１のゲート・ソース間に正の電圧を印加して、こ
れをオンする。エンハンスメント型ＭＯＳ・ＦＥＴ２は
パルストランス３の２次側に負の電圧が発生したときに
導通状態となり、パワーＭＯ５・ＦＥＴＩのゲートをソ
ースに接地させる。ダイオード８はＭＯＳ−ＦＥＴ２の
導通状態を保持する。電流形のスイッチング素子である
ＮＰＮトランジスタ４およびそのベース抵抗５はパルス
トランス３の２次側に正のパルス電圧が生じたとき、Ｍ
ＯＳΦＦＥＴ２の導通状態を非導通状態に変更する。な
お、電圧ＶａｔはパワーＭＯＳ・ＦＥＴＩのゲート・ソ
ース間降伏電圧を、−ｔた。電圧１−Ｖｄ２１はＭＯＳ
−ＦＥＴ２のゲート拳ソース間降伏電圧を越えない電
圧でなければならない。
次に、本実施例の動作を第２図を参照して説明する。
時刻１．のＰＷＭ信号のオン峠オフに対応してパルスト
ランス２次側に電圧÷Ｖ、１１ （Ｖ） １幅ｔａ（ｇ
ｓ）のパルス電圧が発生すると、抵抗５を通して正バイ
アスされたトランジスタ４がオンし、ＭＯＳ−ＦＥＴ２
のゲートを接地し、ＭＯＳ −ＦＥＴ２のゲート電荷を
すばやく放電し、ＭＯＳ・ＦＥＴ２はオフする０次にダ
イオード６がオンし、ダイオード６→パワーＭＯ９−Ｆ
ＥＴＩのゲート・ンース間→ダイオード９の順でパワー
ＭＯＳ・ＦＥＴＩの等価ゲート入力容量Ｃ１ｎｔ （
＝ Ｃｇｓ＋Ｃｇｄ）の充電電流が流れる０等価ゲート
入力容量Ｃｉ旧が充電されるにしたがってゲート・ソー
ス電圧ｖＧＳ１が上昇し、ゲート・ソースしきい値電圧
Ｖｔｈ１ヲ越えルトパ’７−ＭＯＳ・ＦＥＴ １はオン
する０等価ゲート入力容量Ｃｉ旧が充分充電されゲート
・ソース電圧ＶａｓｔがＶ（１１に達するとダイオード
６．９は非導通となり、入力容量Ｃｉ旧より以上充電す
ることも放電することもなくパワーＭＯＳ−ＦＥＴＩは
オン状態を保ち続ける。
ランス２次側に電圧÷Ｖ、１１ （Ｖ） １幅ｔａ（ｇ
ｓ）のパルス電圧が発生すると、抵抗５を通して正バイ
アスされたトランジスタ４がオンし、ＭＯＳ−ＦＥＴ２
のゲートを接地し、ＭＯＳ −ＦＥＴ２のゲート電荷を
すばやく放電し、ＭＯＳ・ＦＥＴ２はオフする０次にダ
イオード６がオンし、ダイオード６→パワーＭＯ９−Ｆ
ＥＴＩのゲート・ンース間→ダイオード９の順でパワー
ＭＯＳ・ＦＥＴＩの等価ゲート入力容量Ｃ１ｎｔ （
＝ Ｃｇｓ＋Ｃｇｄ）の充電電流が流れる０等価ゲート
入力容量Ｃｉ旧が充電されるにしたがってゲート・ソー
ス電圧ｖＧＳ１が上昇し、ゲート・ソースしきい値電圧
Ｖｔｈ１ヲ越えルトパ’７−ＭＯＳ・ＦＥＴ １はオン
する０等価ゲート入力容量Ｃｉ旧が充分充電されゲート
・ソース電圧ＶａｓｔがＶ（１１に達するとダイオード
６．９は非導通となり、入力容量Ｃｉ旧より以上充電す
ることも放電することもなくパワーＭＯＳ−ＦＥＴＩは
オン状態を保ち続ける。
その後、パルストランス３の２次電圧Ｖ１１２が０にな
っテモ、トランジスタ４のベース電流がなくなりトラン
ジスタ４がオフ状態に変化するだけで他には何も影響し
ない、この場合、ｔａ（ｕ）は入力容量Ｃ１ｎ１が充分
充電できる時間に設定しておく。
っテモ、トランジスタ４のベース電流がなくなりトラン
ジスタ４がオフ状態に変化するだけで他には何も影響し
ない、この場合、ｔａ（ｕ）は入力容量Ｃ１ｎ１が充分
充電できる時間に設定しておく。
次に、時刻ｔ２のＰＷＭ信号のオン峠オフに対応してパ
ルストランス２次側に−Ｖ−２（Ｖ） 、幅ｔｂ（Ｕ）
のパルス電圧が発生するとダイオード８゜７が導通し、
ＭＯＳ ＠ＦＥＴ２の等価ゲート入力容量Ｃｅｎ２を充
電する。ＭＯＳ＠ＦＥＴ２のゲート電圧Ｖａｓ２がゲー
）−ソースしきい値電圧Ｖｔｈ２を越えるとＭＯＳ ＠
ＦＥＴ２はオンし、パワーＭＯＳ・ＦＥＴＩのゲートを
接地し１等価ゲート入力容量Ｃ４ｎ１の電荷を急速に放
電する。パワーＭＯＳ−ＦＥＴＩのゲート電圧ＶＧｓｔ
がしきい値電圧Ｖｔｈｔ以下ニナルトパ７−ＭＯＳ −
ＦＥＴ １はオフする。ＭＯＳ−ＦＥＴ２の等価ゲート
入力容量Ｃ１ｎ２が充分充電され、ゲート電圧Ｖａｓ２
が１−Ｖ、１２ ＋に達すると、ダイオード８．７は非
導通となり等価ゲート入力容量Ｃ１ｎｔはそれ以上充電
することも放電することもないのでＭＯＳ・ＦＥＴ２は
オン状態を保ちつづけ、パワーＭＯＳ・ＦＥＴ ｌのゲ
ートを接地しつづけるので、パワーＭＯＳ−ＦＥＴＩは
オフ状態を保ち続ける。
ルストランス２次側に−Ｖ−２（Ｖ） 、幅ｔｂ（Ｕ）
のパルス電圧が発生するとダイオード８゜７が導通し、
ＭＯＳ ＠ＦＥＴ２の等価ゲート入力容量Ｃｅｎ２を充
電する。ＭＯＳ＠ＦＥＴ２のゲート電圧Ｖａｓ２がゲー
）−ソースしきい値電圧Ｖｔｈ２を越えるとＭＯＳ ＠
ＦＥＴ２はオンし、パワーＭＯＳ・ＦＥＴＩのゲートを
接地し１等価ゲート入力容量Ｃ４ｎ１の電荷を急速に放
電する。パワーＭＯＳ−ＦＥＴＩのゲート電圧ＶＧｓｔ
がしきい値電圧Ｖｔｈｔ以下ニナルトパ７−ＭＯＳ −
ＦＥＴ １はオフする。ＭＯＳ−ＦＥＴ２の等価ゲート
入力容量Ｃ１ｎ２が充分充電され、ゲート電圧Ｖａｓ２
が１−Ｖ、１２ ＋に達すると、ダイオード８．７は非
導通となり等価ゲート入力容量Ｃ１ｎｔはそれ以上充電
することも放電することもないのでＭＯＳ・ＦＥＴ２は
オン状態を保ちつづけ、パワーＭＯＳ・ＦＥＴ ｌのゲ
ートを接地しつづけるので、パワーＭＯＳ−ＦＥＴＩは
オフ状態を保ち続ける。
パルス幅ｔｂ （ｕ）をＣ１ｎｚが充分充電できる時間
に設定しておけば、−Ｖａ２（Ｖ）が０（ｖ）に変化し
ても回路の状態は変化せずパワーＭＯＳ・ＦＥＴ１は安
定にオフ状態を保つ。
に設定しておけば、−Ｖａ２（Ｖ）が０（ｖ）に変化し
ても回路の状態は変化せずパワーＭＯＳ・ＦＥＴ１は安
定にオフ状態を保つ。
以上説明したように本発明は、パルストランスをパワー
ＭＯＳ＠ＦＥＴのオン／オフのスイッチングの間だけ働
かせるようにすることにより以下のような効果を有する
。
ＭＯＳ＠ＦＥＴのオン／オフのスイッチングの間だけ働
かせるようにすることにより以下のような効果を有する
。
ａ）パルストランスを用いてパワーＭＯＳ−ＦＥＴＩＰ
ＷＭ駆動でき、駆動できるＰＷＭのパルスのデユーティ
サイクルが広範囲である。
ＷＭ駆動でき、駆動できるＰＷＭのパルスのデユーティ
サイクルが広範囲である。
ｂ）パルストランスは１〜２（ｕ）のパルス電圧を伝送
するだけでよいので、小型化でき、同時にパルストラン
スの立上り、立下り特性も高速化できるので、パワーＭ
ＯＳ・ＦＥＴの高速性が十分生かせる。
するだけでよいので、小型化でき、同時にパルストラン
スの立上り、立下り特性も高速化できるので、パワーＭ
ＯＳ・ＦＥＴの高速性が十分生かせる。
Ｃ） フライバック電圧のようにパルス幅によって変化
する要素を含んでいないので、動作が確実になる。
する要素を含んでいないので、動作が確実になる。
ｄ）各素子が動作する時間は非常に短く、デユーティサ
イクルも十分低いので、各素子でのロスは非常に小さい
。
イクルも十分低いので、各素子でのロスは非常に小さい
。
第１図は本発明によるパワーＭＯＳ−ＦＥＴ駆動回路の
一実施例の回路図、第２図は第１図の各部の信号の波形
図、第３図〜第５図は従来例の回ｌ１８図である。 ｌ：パワーＭＯＳ＠ＦＥＴ。 ２：ＭＯＳ・ＦＥＴ。 ３：パルストランス。 ４：ＮＰＮ）ランジスタ、 ５：ベース抵抗。 ６〜９：ダイオード、 ＶａｓＩ、 Ｖａｓ２：ゲート・ソース電圧、ＶＦ６：
パルストランス３の２次側電圧。 特許出願人 株式会社安川電機製作所代 理 人
若 林 史書３図 第４図 第５図
一実施例の回路図、第２図は第１図の各部の信号の波形
図、第３図〜第５図は従来例の回ｌ１８図である。 ｌ：パワーＭＯＳ＠ＦＥＴ。 ２：ＭＯＳ・ＦＥＴ。 ３：パルストランス。 ４：ＮＰＮ）ランジスタ、 ５：ベース抵抗。 ６〜９：ダイオード、 ＶａｓＩ、 Ｖａｓ２：ゲート・ソース電圧、ＶＦ６：
パルストランス３の２次側電圧。 特許出願人 株式会社安川電機製作所代 理 人
若 林 史書３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 任意の時間差をもつて符号の異なる第１および第２のパ
ルス電圧を２次側に発生するパルストランスと、 パルストランスの２次側に第１のパルス電圧が生じたと
きだけ導通して、パワーＭＯＳ・ＦＥＴのゲート・ソー
ス間に正の電圧を印加し、パワーＭＯＳ・ＦＥＴをオン
する手段と、 パルストランスの２次側に第２のパルス電圧が生じたと
き導通状態となり、パワーＭＯＳ・ＦＥＴのゲートをソ
ースに接地させる手段と、前記導通状態を保持する手段
と、 パルストランスの２次側に第１のパルス電圧が生じたと
き、前記導通状態を非導通状態に変更する手段を有する
パワーＭＯＳ・ＦＥＴ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8362885A JPS61242416A (ja) | 1985-04-20 | 1985-04-20 | パワ−ｍｏｓ・ｆｅｔ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8362885A JPS61242416A (ja) | 1985-04-20 | 1985-04-20 | パワ−ｍｏｓ・ｆｅｔ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242416A true JPS61242416A (ja) | 1986-10-28 |
Family
ID=13807734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8362885A Pending JPS61242416A (ja) | 1985-04-20 | 1985-04-20 | パワ−ｍｏｓ・ｆｅｔ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2661573A1 (fr) * | 1990-04-25 | 1991-10-31 | Sgs Thomson Microelectronics | Circuit de commande de grille par impulsion avec securite de court-circuit. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206944A (en) * | 1981-06-15 | 1982-12-18 | Matsushita Electric Works Ltd | Driving circuit for switching element |
-
1985
- 1985-04-20 JP JP8362885A patent/JPS61242416A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206944A (en) * | 1981-06-15 | 1982-12-18 | Matsushita Electric Works Ltd | Driving circuit for switching element |
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