JPS61240654A - Semiconductor logic device - Google Patents
Semiconductor logic deviceInfo
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- JPS61240654A JPS61240654A JP60082929A JP8292985A JPS61240654A JP S61240654 A JPS61240654 A JP S61240654A JP 60082929 A JP60082929 A JP 60082929A JP 8292985 A JP8292985 A JP 8292985A JP S61240654 A JPS61240654 A JP S61240654A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体論理装置に関し、特にマスタスライス
方式レイアウトにより製造されるにＬ（ｅｍｉｔｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ ）に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor logic device, and particularly to a semiconductor logic device manufactured by a master slice method layout.
coupled logic).
マスタスライス方式レイアウトとはセミカスタム（半時
別注文） ＬＳＩを製造する為に用いられる方式であっ
て、拡散工程までは共通マスクを用いてあらかじめ製造
しておき、配線層のマスクだけを変更してＬＳＩｔ構成
する方式である。共通マスクで作られるチップをマスク
と呼び、マスクにはトランジスタ、抵抗などの素子が並
べられている。The master slice method layout is a semi-custom (partially ordered) method used to manufacture LSIs, in which the steps up to the diffusion process are manufactured in advance using a common mask, and only the wiring layer mask is changed. This is a method for configuring LSIt. A chip made using a common mask is called a mask, and elements such as transistors and resistors are arranged on the mask.
このトランジスタ、抵抗々どの素子を配線層を用いて接
続する（このことをスライスという）ことによって種々
の特定の機能を有するＬＳＩが作られる。By connecting elements such as transistors and resistors using wiring layers (this is called slicing), LSIs having various specific functions are manufactured.
論理ゲートの形式にＥＣＬ回路を採用したＥＣＬゲート
アレイ等では、通常、論理ゲートを構成するためのいく
つかのトランジスタと抵抗をひとまとめにしてセルと呼
ばれる構成単位にし、このセルを配列してゲートを形成
する領域であるゲート領域を作り、さらに上記論理ゲー
ト間を接続するための配線帯を設けている。In ECL gate arrays that use ECL circuits as logic gates, normally several transistors and resistors that make up the logic gate are grouped together into a unit called a cell, and these cells are arranged to form a gate. A gate region is formed, and a wiring band is provided to connect the logic gates.
ところで、ＦＪＣＬ等の電流切換を利用する形の論理回
路では、入力に固定Ｌｏｗレベルの信号を与える場合、
規定のＬｏｗレベルの信号を与える必要はなく、単にそ
の入力をオーブンにすればよい。By the way, in a logic circuit that uses current switching such as FJCL, when a fixed low level signal is applied to the input,
It is not necessary to provide a specified low level signal, and it is sufficient to simply turn the input into an oven.
これに反して入力に固定Ｈｉｇｈ レベルの信号を与
える場合には、規定のｌ（ｉｇｈ レベルの電圧をそ
の入力に接続しないとノイズマージン（ｎｏｉｓｅ ｍ
ａｒｇｉｎ）が減少したり、入力スイッチングトランジ
スタの飽和による動作速度の低下を招くことになる。On the other hand, when applying a fixed high level signal to an input, if a specified high level voltage is not connected to the input, the noise margin (noise m
argin) may decrease, or the operating speed may decrease due to saturation of the input switching transistor.
第４図は入力に固定Ｈｉｇｈレベルの電圧を与えるため
の従来の装置を示すブロック図であって、図において、
（１，−ａ）、（１−ｂ）、（１−ｃ）、（１−ｄ）は
それぞれ論理ゲート、（２−ａ）、（２−ｂ）、（２−
ｃ）、（２−ｄ）はそれぞれ論理ゲート（１−ａ）、（
１−ｂ）、（１−ｃ）、（１−ｄ）内の論理機能部分で
あって２．論理機能部分（２ｄ）はＮＯＲゲートである
。（３）は高電圧側の電源であるＶＣＣ。FIG. 4 is a block diagram showing a conventional device for applying a fixed high level voltage to an input, and in the figure,
(1, -a), (1-b), (1-c), (1-d) are logic gates, (2-a), (2-b), (2-
c) and (2-d) are logic gates (1-a) and (
1-b), (1-c), and (1-d), and 2. The logic function part (2d) is a NOR gate. (3) is VCC, which is the power supply on the high voltage side.
（４）ハ低電圧側の電源であるＶＥａ 、 ｆ７１は固
定レベルでない信号配線、（７ａ）は固定電位の信号配
線、（８）はオーブンされている入力端子、（８−ａ）
は固定１（ｉ ｇｈ レベルの信号（以下固定信号と
いう）を与えるべき入力端子、（９）は論理ゲートの出
力端子である。(4) VEa, which is the power supply on the low voltage side, f71 is a signal wiring that is not at a fixed level, (7a) is a signal wiring with a fixed potential, (8) is an oven input terminal, (8-a)
is an input terminal to which a fixed 1 (i gh level signal (hereinafter referred to as a fixed signal) should be applied), and (9) is an output terminal of the logic gate.
ＮＯＲゲート（２−ｄ）の入力端子（８）をオーブンに
することにより、ＮＯＲゲート（２−ｄ）には論理「０
」（Ｌｏｗレベルに相当）の信号が入力されたことにな
り、ＮＯＲゲート（２−ｄ）の出力端子（９）には論理
「１」に相当するＨｉｇｈレベルの信号が発生する。こ
の信号を固定電位の信号配線（７−ａ）により固定信号
を与えるべき入力端子（８−ａ） （論理ゲート（１−
ｂ）及び（１−ｃ）の）に与える。配線（７−９）は配
線帯上の配線である。By opening the input terminal (8) of the NOR gate (2-d), the logic "0" is applied to the NOR gate (2-d).
” (corresponding to a low level) is input, and a high level signal corresponding to a logic “1” is generated at the output terminal (9) of the NOR gate (2-d). This signal is sent to the input terminal (8-a) (logic gate (1-
b) and (1-c)). The wiring (7-9) is the wiring on the wiring band.
以上のように、従来の装置ではＨｌ ｇｈレベル発生用
として少くとも１個の論理ゲート（１−ｄ）が必要とな
り、また固定信号を入力することが必要な論理ゲートが
増加すると、固定信号を発生するための論理ゲートが１
個では足りなくなり、特にセル当りの論理機能を大きく
取っている場合には１つのセルの面積が大きくな９、そ
のセルが固定信号を発生する為に用いられるので、固定
信号を発生する為の部分が大きな面積全占有することに
なるという問題点がある。さらにまた、この固定信号は
配線帯上を配線されるので（（７−ａ）参照）、他の信
号配線長を増大させ、ひいては信号配線を困難にすると
いう問題点がある。As described above, in the conventional device, at least one logic gate (1-d) is required for generating the Hl gh level, and as the number of logic gates to which a fixed signal needs to be input increases, Logic gate for generation is 1
Especially when the logic function per cell is large, the area of one cell becomes large9, and since that cell is used to generate a fixed signal, There is a problem in that the portion occupies a large area. Furthermore, since this fixed signal is routed on a wiring band (see (7-a)), there is a problem in that it increases the length of other signal wiring, which in turn makes signal wiring difficult.
この発明は上記のよう々問題点を解決するためになされ
たもので、固定信号を発生するだけの為に１つの論理ゲ
ートを用いる必要がなく、かつ固定信号を配線帯止に配
線する必要がなく、従って、全体として論理ゲート数と
配線数を減少させ、単位面積当り搭載可能な有効な論理
ゲート数が増加した半導体論理装置を得ることを目的と
している。This invention was made to solve the above-mentioned problems, and it eliminates the need to use one logic gate just to generate a fixed signal, and eliminates the need to wire the fixed signal in a tight manner. Therefore, it is an object of the present invention to obtain a semiconductor logic device in which the number of logic gates and the number of wiring lines are reduced as a whole, and the number of effective logic gates that can be mounted per unit area is increased.
この発明では、複数個の入力端子を備えた論理ゲート内
に固定信号発生部分を備え、この部分で固定信号を発生
し、この固定信号を、この論理ゲート内で固定信号の入
力を必要とする端子に接続した。In this invention, a logic gate having a plurality of input terminals is provided with a fixed signal generation section, a fixed signal is generated in this section, and this fixed signal requires input of the fixed signal within this logic gate. connected to the terminal.
この発明では、論理ゲート内に固定信号発生部分が内蔵
されるので、１つの論理デー１１−固定信号発生用とし
て用いる必要がなくなり、かつ固定信号用の配線が不要
になるので、搭載可能な有効な論理ゲート密度が増加す
る。In this invention, since the fixed signal generation part is built into the logic gate, it is no longer necessary to use one logic data 11 for fixed signal generation, and wiring for the fixed signal is not required, so it is possible to logic gate density increases.
以下この発明の実施例を図面について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例を示すブロック図で、（１
）は第４図の（１−ａ）、（１−ｂ）、（１−ｃ）に対
応する論理ゲート、（２）は第４図の（２−ａ）、（２
−ｂ）、（２−ｃ）に相当する論理機能部分、（８）は
入力端子、（８−ａ）は固定信号入力を必要とする入力
端子、（９）は出力端子、（１０） Ｕ固定信号発生部
分、（１１）は固定信号である。FIG. 1 is a block diagram showing an embodiment of the present invention.
) are logic gates corresponding to (1-a), (1-b), and (1-c) in FIG. 4, and (2) are logic gates corresponding to (2-a) and (2-c) in FIG.
-b), logic functional part corresponding to (2-c), (8) is an input terminal, (8-a) is an input terminal that requires fixed signal input, (9) is an output terminal, (10) U The fixed signal generation portion (11) is a fixed signal.
第２図は第１図の論理ゲートの使用例を示すブロック図
であって、第４図に示す回路と同一機能の回路を第１図
に示す論理ゲートを使用して構成した例であシ、第２図
において第４図と同一符号は同−又は相当部分を示し、
（５）はＮＰＮ型トランジスタ、（６）は抵抗である。FIG. 2 is a block diagram showing an example of the use of the logic gate shown in FIG. 1, and is an example in which a circuit having the same function as the circuit shown in FIG. , In FIG. 2, the same symbols as in FIG. 4 indicate the same or equivalent parts,
(5) is an NPN type transistor, and (6) is a resistor.
トランジスタ（５）のコレクタとベースとをＶＣＣ ｆ
ａ）に接続し、エミッタを抵抗（６）を介してＶＥＥ（
４１に接続し、エミッタと抵抗（６）の接続点から固定
信号が取り出され固定信号入力を必要とする入力端子（
８−ａ）に論理ゲート内で接続する。The collector and base of transistor (5) are connected to VCC f
a) and connect the emitter to VEE (
41, the fixed signal is taken out from the connection point of the emitter and the resistor (6), and the input terminal (
8-a) within the logic gate.
このような接続では固定信号の電位レベルはＶＣＣ ｆ
ａ１からベース・エミッタ間電圧だけ下った電位レベル
となり、これは通常のＥＣＬ回路におけるＨｉｇｈレベ
ルにほぼ一致した固定電位となっており、この信号が固
定信号入力を必要とする入力端子（８−ａ）に印加され
るので、第２図の回路では、第４図の回路に比し論理ゲ
ート（１−ｄ）と固定電位の信号配線（７−ａ）がなく
ても第４図の回路と同様に製作することができる。In such a connection, the potential level of the fixed signal is VCC f
The potential level is lower than a1 by the base-emitter voltage, which is a fixed potential that almost matches the high level in a normal ECL circuit, and this signal is connected to an input terminal (8-a) that requires fixed signal input. ), the circuit shown in Fig. 2 can function as the circuit shown in Fig. 4 even without the logic gate (1-d) and the fixed potential signal wiring (7-a) compared to the circuit shown in Fig. 4. It can be manufactured similarly.
論理ゲートにおける消費電力を低減するには、抵抗（６
）の抵抗値を大きくしておくことが望ましいが、余り大
きくすると、製造上の抵抗値のバラツキの為にエミッタ
電流が変化し、トランジスタ（５）のベース・エミッタ
間電圧が変動するので、抵抗（６）の抵抗値を余り大き
くすることはできない。To reduce power consumption in logic gates, resistors (6
) is desirable, but if it is too large, the emitter current will change due to variations in the resistance value during manufacturing, and the voltage between the base and emitter of the transistor (5) will fluctuate. The resistance value of (6) cannot be made too large.
なお、固定信号発生部分（１０）の構成は第２図に示す
実施例に限定されるものではない。第３図は第１図の固
定信号発生部分の構成例を示す接続図で、ｆａ） 、
ｆｂｌ 、 ｆｃｌ 、 ｆｄｌ 、 ｌｅ）はそれぞ
れ異なった構成例を示す。第３図において第２図と同一
符号は同−又は相当部分を示し、（１２）はショットキ
ーダイオードである。Note that the configuration of the fixed signal generating section (10) is not limited to the embodiment shown in FIG. FIG. 3 is a connection diagram showing an example of the configuration of the fixed signal generation part in FIG.
fbl, fcl, fdl, le) indicate different configuration examples. In FIG. 3, the same reference numerals as in FIG. 2 indicate the same or corresponding parts, and (12) is a Schottky diode.
第３図ｆａ）の接続は第２図について説明した所である
が、第３図ｆｂ）の接続ではトランジスタ（５）のベー
スがベース抵抗（６）を介してＶＣＣ ［３）に接続さ
れているので、第３図ｆａ）の接続の場合に比し固定信
号の゛電圧レベルは（ベース抵抗）×（ベース電流）（
数ミリボルト乃至数十ミリボルトとなる）分だけ低くな
る。The connection in Figure 3fa) is the same as that explained in Figure 2, but in the connection in Figure 3fb), the base of the transistor (5) is connected to VCC [3] via the base resistor (6). Therefore, compared to the connection shown in Figure 3 fa), the voltage level of the fixed signal is (base resistance) x (base current) (
(from several millivolts to several tens of millivolts).
固定イを号の電圧レベル’ｃ ＶＣＣ ｆａ）よりある
程度低く設定する場合は第３図１ｃｌ 、 Ｉｄｌ 、
ｆｅ）のような接続にする。第３図１ｃｌではトラン
ジスタ（５）のベースがＶＣＣ ｔ３）とＶＥＥ ｆ４
）との電圧分割点に接続され、第３図（ｄ）ではトラン
ジスタ（５）のコレクタとベースとを並列接続した端子
ｆｔ抵抗を介してＶＣＣ ｆａ１に接続し、エミッタ電
流による電圧降下分だけＶＣＣ ｆａ１から低くなった
電圧がベースに加えられる。When setting the fixed A to a certain level lower than the voltage level 'c VCC fa) of Fig. 3, 1cl, Idl,
fe) connection. In Fig. 3 1cl, the base of transistor (5) is VCC t3) and VEE f4
), and in Fig. 3(d), it is connected to VCC fa1 via a terminal ft resistor in which the collector and base of transistor (5) are connected in parallel, and VCC is increased by the voltage drop due to the emitter current. A voltage lowered from fa1 is applied to the base.
第３図１ｃｌの接続ではトランジス（５）のコレクタと
ベースとを並列接続した端子をショットキーダイオード
を介してＶＣＣ ｆ３）に接続しているので、ショット
キーダイオードの両端に発生する電圧分だけＶＣＣ（３
１から低くなった電圧がベースに加えられる。In the connection shown in Fig. 3, 1cl, the terminal where the collector and base of the transistor (5) are connected in parallel is connected to VCC f3) via the Schottky diode, so that VCC is reduced by the voltage generated across the Schottky diode. (3
A voltage reduced from 1 is applied to the base.
以上のようにこの発明によれば、論理ゲート内に固定信
号発生部分を内蔵させることにより、固定信号発生用の
論理ゲートと固定信号用配線を不要にしたので有効な論
理ゲートの搭載密度を向上することができる。As described above, according to the present invention, by incorporating the fixed signal generation part in the logic gate, the logic gate for fixed signal generation and fixed signal wiring are no longer necessary, and the effective mounting density of logic gates is improved. can do.
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の論理ゲートの使用例を示すブロック図、第３
図は第１図の固定信号発生部分の構成例を示す接続図、
第４図は従来の装置を示すブロック図である。
（１）は論理ゲート、（２）は論理機能部分、（３）は
ＶＣＣ。
（４）ｔ′１ＶＥＥ 、 ｆ５）はＮＰＮ トランジス
タ、（６）は抵抗、（８−ａ）は固定信号入力を必要と
する入力端子、（１０）は固定信号発生部、（１１）は
固定信号、（１２）はショットキーダイオードである。
尚、各図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing an example of how the logic gate of FIG. 1 is used, and FIG.
The figure is a connection diagram showing an example of the configuration of the fixed signal generation part in Figure 1.
FIG. 4 is a block diagram showing a conventional device. (1) is a logic gate, (2) is a logic function part, and (3) is a VCC. (4) t'1VEE, f5) is an NPN transistor, (6) is a resistor, (8-a) is an input terminal that requires fixed signal input, (10) is a fixed signal generator, (11) is a fixed signal , (12) are Schottky diodes. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (6)
半導体論理装置において、この半導体論理装置を構成す
る１つの機能ブロックとして複数の入力端子を備えた論
理ゲート内に、固定電位の信号を発生する固定信号発生
部分と、上記固定電位の信号を上記複数の入力端子の１
つ又は複数個に入力する接続とを備えたことを特徴とす
る半導体論理装置。(1) In a semiconductor logic device manufactured using a master slice method layout, fixed signal generation that generates a fixed potential signal in a logic gate equipped with multiple input terminals as one functional block constituting the semiconductor logic device and the fixed potential signal to one of the plurality of input terminals.
1. A semiconductor logic device comprising: one or more input connections.
位側の電源であるＶ＿Ｃ＿Ｃに接続され、エミッタが抵
抗を介して低電位側の電源であるＶ＿Ｅ＿Ｅに接続され
たＮＰＮ型トランジスタを備え、このトランジスタの上
記エミッタと抵抗との接続点から上記固定電位の信号を
取り出すように構成したことを特徴とする特許請求の範
囲第１項記載の半導体論理装置。(2) The fixed signal generation part includes an NPN transistor whose collector and base are connected to V_C_C, which is a high potential power supply, and whose emitter is connected to V_E_E, which is a low potential power supply, via a resistor, 2. A semiconductor logic device according to claim 1, wherein said fixed potential signal is extracted from a connection point between said emitter of said transistor and a resistor.
であるＶ＿Ｃ＿Ｃに接続され、ベースが抵抗を介してＶ
＿Ｃ＿Ｃに接続され、エミッタが抵抗を介して低電位側
の電源であるＶ＿Ｅ＿Ｅに接続されたＮＰＮ型トランジ
スタを備え、このトランジスタの上記エミッタと抵抗と
の接続点から上記固定電位の信号を取り出すように構成
したことを特徴とする特許請求の範囲第１項記載の半導
体論理装置。(3) In the fixed signal generation part, the collector is connected to V_C_C, which is a high potential power supply, and the base is connected to V_C_C through a resistor.
_C_C, and the emitter is connected to V_E_E, which is a low-potential power supply, through a resistor, and the fixed potential signal is extracted from the connection point between the emitter of this transistor and the resistor. A semiconductor logic device according to claim 1, characterized in that the semiconductor logic device is constructed as follows.
であるＶ＿Ｃ＿Ｃに接続され、エミッタが抵抗を介して
低電位側の電源であるＶ＿Ｅ＿Ｅに接続され、ベースが
Ｖ＿Ｃ＿ＣとＶ＿Ｅ＿Ｅとの間に設けられた分圧回路の
分圧端子に接続されたＮＰＮ型トランジスタを備え、こ
のトランジスタの上記エミッタと抵抗との接続点から上
記固定電位の信号を取り出すように構成したことを特徴
とする特許請求の範囲第１項記載の半導体論理装置。(4) In the fixed signal generation part, the collector is connected to V_C_C, which is a high potential power supply, the emitter is connected to V_E_E, which is a low potential power supply, through a resistor, and the base is connected between V_C_C and V_E_E. A patent claim comprising an NPN transistor connected to a voltage dividing terminal of a voltage dividing circuit provided, and configured to extract the signal at the fixed potential from a connection point between the emitter of the transistor and the resistor. The semiconductor logic device according to item 1.
に接続した端子が抵抗を介して高電位側の電源であるＶ
＿Ｃ＿Ｃに接続され、エミッタが抵抗を介して低電位側
の電源であるＶ＿Ｅ＿Ｅに接続されたＮＰＮ型トランジ
スタを備え、このトランジスタの上記エミッタと抵抗と
の接続点から上記固定電位の信号を取り出すように構成
したことを特徴とする特許請求の範囲第１項記載の半導
体論理装置。(5) In the fixed signal generation part, the collector and base are connected in parallel to the high potential power supply V
_C_C, and the emitter is connected to V_E_E, which is a low-potential power supply, through a resistor, and the fixed potential signal is extracted from the connection point between the emitter of this transistor and the resistor. A semiconductor logic device according to claim 1, characterized in that the semiconductor logic device is constructed as follows.
あるＶ＿Ｃ＿Ｃに接続されたショットキーダイオードと
、コレクタとベースとを並列に接続した端子が上記ショ
ットキーダイオードのカソードに接続され、エミッタが
抵抗を介して低電位側の電源であるＶ＿Ｅ＿Ｅに接続さ
れたＮＰＮ型トランジスタとを備え、このトランジスタ
の上記エミッタと抵抗との接続点から上記固定電位の信
号を取り出すように構成したことを特徴とする特許請求
の範囲第１項記載の半導体論理装置。(6) The fixed signal generation part has a Schottky diode whose anode is connected to the high potential power supply V_C_C, and a terminal whose collector and base are connected in parallel is connected to the cathode of the Schottky diode, and the emitter is connected to the Schottky diode. It is characterized by comprising an NPN transistor connected to V_E_E, which is a power supply on the low potential side, via a resistor, and configured to take out the fixed potential signal from the connection point between the emitter of the transistor and the resistor. A semiconductor logic device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082929A JPS61240654A (en) | 1985-04-17 | 1985-04-17 | Semiconductor logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082929A JPS61240654A (en) | 1985-04-17 | 1985-04-17 | Semiconductor logic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240654A true JPS61240654A (en) | 1986-10-25 |
Family
ID=13787919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082929A Pending JPS61240654A (en) | 1985-04-17 | 1985-04-17 | Semiconductor logic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240654A (en) |
-
1985
- 1985-04-17 JP JP60082929A patent/JPS61240654A/en active Pending
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