JPS61230365A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61230365A JPS61230365A JP60072158A JP7215885A JPS61230365A JP S61230365 A JPS61230365 A JP S61230365A JP 60072158 A JP60072158 A JP 60072158A JP 7215885 A JP7215885 A JP 7215885A JP S61230365 A JPS61230365 A JP S61230365A
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- Japan
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- clock
- chip
- signals
- light
- photoelectric
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路の外部入力信号、特にクロッ
ク信号の入力部分の構造に関する。
ク信号の入力部分の構造に関する。
（従来技術とその問題点）
論理ＬＳＩにおいては、並列に行なわれる信号処理の間
の同期をとるために、通常クロック信号という、チップ
上ですべて同期したパルス信号が用いられる。この信号
は、その目的ａ為ら明らかなように、内部素子の限界速
度に近い高速で、しかもチップ上で位相のずれがないよ
うＫする必要がある。通常クロック同期として１ ｎ５
ｅｃ程度が用いられるが、その場合許されるパルス信号
のずれは最大０．１ｎｓｅｃ鵬度である。 通常のアル
ミニウムによる配線が厚さ１μｍのシリコン酸化膜上に
あるとすると、この配線による遅れは配線長の自乗に比
例し、配線長が１ｃｒＩＬで０，１ｎｓｅｃとなる。従
ってＬＳＩチップ中の個々の素子をこれ以上高速化して
もクロックの高速化や、チップサイズの増大はできない
という問題が発生する。「超ＬＳＩシステム入門上Ｃ，
ミード、Ｌ、コンウェイ著 菅野卓雄、榊裕之訳培 館
発行ｐ、 ２５７ （発明の目的） 本発明の目的は、上記の欠点を除去し、チップ上で位相
ずれの問題のないクロック信号を供給することのできる
半導体集積回路を提供することにある。
の同期をとるために、通常クロック信号という、チップ
上ですべて同期したパルス信号が用いられる。この信号
は、その目的ａ為ら明らかなように、内部素子の限界速
度に近い高速で、しかもチップ上で位相のずれがないよ
うＫする必要がある。通常クロック同期として１ ｎ５
ｅｃ程度が用いられるが、その場合許されるパルス信号
のずれは最大０．１ｎｓｅｃ鵬度である。 通常のアル
ミニウムによる配線が厚さ１μｍのシリコン酸化膜上に
あるとすると、この配線による遅れは配線長の自乗に比
例し、配線長が１ｃｒＩＬで０，１ｎｓｅｃとなる。従
ってＬＳＩチップ中の個々の素子をこれ以上高速化して
もクロックの高速化や、チップサイズの増大はできない
という問題が発生する。「超ＬＳＩシステム入門上Ｃ，
ミード、Ｌ、コンウェイ著 菅野卓雄、榊裕之訳培 館
発行ｐ、 ２５７ （発明の目的） 本発明の目的は、上記の欠点を除去し、チップ上で位相
ずれの問題のないクロック信号を供給することのできる
半導体集積回路を提供することにある。
（発明の構成）
本発明は、集積回路チップ上に、受光素子と、この素子
で受光した光信号を、これと同期した電気パルス信号に
変換する回路（光電クロック変換器）を複数組配置し、
各受光素子に同期した光信号を照射したときこれにより
発生する電気パルスをチップ全体の信号処理の同期信号
として用いる手段を備えたことにより構成される。
で受光した光信号を、これと同期した電気パルス信号に
変換する回路（光電クロック変換器）を複数組配置し、
各受光素子に同期した光信号を照射したときこれにより
発生する電気パルスをチップ全体の信号処理の同期信号
として用いる手段を備えたことにより構成される。
（実施例）
Ｍ１図は本発明の集積回路の実施例を示す斜視概略図で
ある。クロック信号用光源４から出た光は、光電クロッ
ク変換器２で電気パルス信号となり、クロック信号用金
属配置１ｉＩ３ｔ−通って各ゲート（図示せず）へ供給
される。ここでは光源４として発光ダイオードを使う。
ある。クロック信号用光源４から出た光は、光電クロッ
ク変換器２で電気パルス信号となり、クロック信号用金
属配置１ｉＩ３ｔ−通って各ゲート（図示せず）へ供給
される。ここでは光源４として発光ダイオードを使う。
チップを紫外朦消去屋メモリに使われているよ５を透明
な窓があるパッケージに実装し、光源４をチップの真上
に置けばチップ表面のどこＫも同時に光信号が到達し、
また光の速度は、配線上の電気信号に較べ、はるかく速
いこともあって１光電クロツク変換器間の光信号到達の
時間差は無視でき、同期し次光信号が形成できる。また
光電クロック変換器２に全く同一の特性のものを用いる
ことＫより％光電変換の遅れも同一である。そのため各
論理ゲートへのクロック信号到達の時間差は、配線３の
長さの差による。最短のものを上目とすればクロ、り信
号到達の時間差ΔＴは ΔＴ＝ＫＬ Ｌは最長配線長で、チップの一辺の長さをＷとしチップ
上に本発明による光電クロック変換器をＮ個配置すると
すれば 程度である。Ｋは定数で、前記したアルミニウム配線が
厚さ１μｍのシリコン酸化膜上に設けられている例を用
いれば０．１ｎｌｅｃ／ｍである。
な窓があるパッケージに実装し、光源４をチップの真上
に置けばチップ表面のどこＫも同時に光信号が到達し、
また光の速度は、配線上の電気信号に較べ、はるかく速
いこともあって１光電クロツク変換器間の光信号到達の
時間差は無視でき、同期し次光信号が形成できる。また
光電クロック変換器２に全く同一の特性のものを用いる
ことＫより％光電変換の遅れも同一である。そのため各
論理ゲートへのクロック信号到達の時間差は、配線３の
長さの差による。最短のものを上目とすればクロ、り信
号到達の時間差ΔＴは ΔＴ＝ＫＬ Ｌは最長配線長で、チップの一辺の長さをＷとしチップ
上に本発明による光電クロック変換器をＮ個配置すると
すれば 程度である。Ｋは定数で、前記したアルミニウム配線が
厚さ１μｍのシリコン酸化膜上に設けられている例を用
いれば０．１ｎｌｅｃ／ｍである。
第２図は従来法によるクロック信号供給法の例である。
この場合のクロック信号到達時間の差ΔＴは前と同様で
Δ’ｒ＝：ｘｗ” （３）程度
で、（１）、 （２）式で示した本発明によるもののへ
倍である。
で、（１）、 （２）式で示した本発明によるもののへ
倍である。
本発明による光電クロック変換器はチップ上で１０００
μｍ”程度の面積で実現できるので一辺１信のチップ上
Ｋ １０００個配置しても全体の１％の面積しか要さな
い。故に本発明によればクロック周波数を従来の数十倍
に上げることが可能である。
μｍ”程度の面積で実現できるので一辺１信のチップ上
Ｋ １０００個配置しても全体の１％の面積しか要さな
い。故に本発明によればクロック周波数を従来の数十倍
に上げることが可能である。
またチップ面積上非常に大きくしても、適当な間隔て光
電クロック変換器を配置することにより。
電クロック変換器を配置することにより。
クロック信号遅れの問題は発生しない。厳密にチップ上
全面での光の到達時間を同じにしたいならばレンズ等の
光学系を使って光源からの元を平行光線にすればよい。
全面での光の到達時間を同じにしたいならばレンズ等の
光学系を使って光源からの元を平行光線にすればよい。
プリント基板等の基板上にチップを多数配置し同期しｔ
元クロックを供給したい場合にはこの手段は特に有効で
ある。
元クロックを供給したい場合にはこの手段は特に有効で
ある。
次に、本発明に用いる光電クロック変換器の実施例を示
す。
す。
第３図が、その回路図でノード８の電位はフォトダイオ
ード１３に光が入射していないときは、ロードトランジ
スタ１２によシミ源電圧ｖＤＤになっているが、光が照
射されるとフォトダイオードに逆方向電流が流れ、”Ｄ
Ｄより低い電位となる。この電圧をトランジスタ１０．
１１よ５なるインバータに入力することにより出力端子
９には光照射のないときは低い電圧、光照射のあるとき
は高い電圧が発生するので、光源から光のパルスを送る
と、それに応じて端子９に電気パルスが発生する。との
光電クロック変換回路はチップ上で１００□ｆｆｉてぃ
どの面積で作る仁とができる。
ード１３に光が入射していないときは、ロードトランジ
スタ１２によシミ源電圧ｖＤＤになっているが、光が照
射されるとフォトダイオードに逆方向電流が流れ、”Ｄ
Ｄより低い電位となる。この電圧をトランジスタ１０．
１１よ５なるインバータに入力することにより出力端子
９には光照射のないときは低い電圧、光照射のあるとき
は高い電圧が発生するので、光源から光のパルスを送る
と、それに応じて端子９に電気パルスが発生する。との
光電クロック変換回路はチップ上で１００□ｆｆｉてぃ
どの面積で作る仁とができる。
（発明の効果）
以上のように本発明によれば、チア１面積が増大しても
クロック信号の位相ずれの問題がなく、超高集積あるい
は超高速あるいは両者１ｉ−かねそなえたクロック同期
型のＬＳＩが作成可能となる。
クロック信号の位相ずれの問題がなく、超高集積あるい
は超高速あるいは両者１ｉ−かねそなえたクロック同期
型のＬＳＩが作成可能となる。
まｔ本発明ではチップ上の必要なところにのみクロック
信号配線を置けばよい。従来のようにチラグ上の全域を
接続する之めの長いクロック配線がないので、クロック
信号による誘導ノイズが低減できるというメリットもあ
る。
信号配線を置けばよい。従来のようにチラグ上の全域を
接続する之めの長いクロック配線がないので、クロック
信号による誘導ノイズが低減できるというメリットもあ
る。
第１図は本発明によるクロック信号供給法を説明する斜
視図で、１はＬＳＩチップ、２は光電クロック変換器、
３けクロック配線、４はクロック信号光源である。 第２図は従来法によるクロック信号供給の例を示す斜視
図で、５はクロック信号の入力端子である。 第３図は光電クロック変換器の例を示す図で、６は電源
、７は接地、８は受光器の出力、インバータへの入力端
子、９はクロック信号出力端子、ｔｏ、 １２はＮチャ
ネルティプリーシ、ン型ＭＯ８）９ンジスタ、１１ｉｊ
Ｎチヤネル工ンハンスメント型ＭＯ８）ランジスタ、１
３はフォトダイオードである。 第 １ 図 ５ ：クロツクＡ％号入力玄熟斗 兜 ３ 図 ｔ３： フストデイ才一ド
視図で、１はＬＳＩチップ、２は光電クロック変換器、
３けクロック配線、４はクロック信号光源である。 第２図は従来法によるクロック信号供給の例を示す斜視
図で、５はクロック信号の入力端子である。 第３図は光電クロック変換器の例を示す図で、６は電源
、７は接地、８は受光器の出力、インバータへの入力端
子、９はクロック信号出力端子、ｔｏ、 １２はＮチャ
ネルティプリーシ、ン型ＭＯ８）９ンジスタ、１１ｉｊ
Ｎチヤネル工ンハンスメント型ＭＯ８）ランジスタ、１
３はフォトダイオードである。 第 １ 図 ５ ：クロツクＡ％号入力玄熟斗 兜 ３ 図 ｔ３： フストデイ才一ド
Claims (1)
- 受光素子と、この素子で受光した光信号をそれと同期し
た電気パルスに変換する回路を、同一チップ上に複数組
持ち、各受光素子に同期した光信号を照射したときこれ
により発生する電気パルスをチップ全体の信号処理の同
期信号として用いる手段を備えたことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072158A JPS61230365A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072158A JPS61230365A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230365A true JPS61230365A (ja) | 1986-10-14 |
Family
ID=13481166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072158A Pending JPS61230365A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230365A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000005640A1 (en) * | 1998-07-23 | 2000-02-03 | Conexant Systems, Inc. | Photonic clock distribution method and apparatus for electronic systems |
| JP2008182209A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびそれを用いた電子機器 |
-
1985
- 1985-04-05 JP JP60072158A patent/JPS61230365A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000005640A1 (en) * | 1998-07-23 | 2000-02-03 | Conexant Systems, Inc. | Photonic clock distribution method and apparatus for electronic systems |
| US6202165B1 (en) | 1998-07-23 | 2001-03-13 | Conexant Systems, Inc. | Photonic clock distribution method and apparatus for electronic systems |
| JP2008182209A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびそれを用いた電子機器 |
| JP2014187395A (ja) * | 2006-12-27 | 2014-10-02 | Semiconductor Energy Lab Co Ltd | 半導体装置および電子機器 |
| JP2016085222A (ja) * | 2006-12-27 | 2016-05-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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