JPS6122824B2 - - Google Patents
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- JPS6122824B2 JPS6122824B2 JP18821780A JP18821780A JPS6122824B2 JP S6122824 B2 JPS6122824 B2 JP S6122824B2 JP 18821780 A JP18821780 A JP 18821780A JP 18821780 A JP18821780 A JP 18821780A JP S6122824 B2 JPS6122824 B2 JP S6122824B2
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- JP
- Japan
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- cell
- program
- memory
- cells
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- 210000004027 cell Anatomy 0.000 claims description 67
- 230000015654 memory Effects 0.000 claims description 51
- 238000003672 processing method Methods 0.000 claims description 6
- 210000000352 storage cell Anatomy 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 101100005916 Arabidopsis thaliana CER3 gene Proteins 0.000 description 2
- 101100335054 Caenorhabditis elegans flp-1 gene Proteins 0.000 description 2
- 101150088221 FLP1 gene Proteins 0.000 description 2
- 101100299619 Mus musculus Ptpn18 gene Proteins 0.000 description 2
- 101100220842 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clp1 gene Proteins 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Devices For Executing Special Programs (AREA)
Description
【発明の詳細な説明】
本発明はリスト処理プログラムに必要となるセ
ルを未使用記憶域から割付ける際、この未使用記
憶域がなくなつた時に空きセルの回収を行ないハ
ードウエアを用いて効率的に割付けることのでき
るリスト処理方式に関するものである。
ルを未使用記憶域から割付ける際、この未使用記
憶域がなくなつた時に空きセルの回収を行ないハ
ードウエアを用いて効率的に割付けることのでき
るリスト処理方式に関するものである。
通常の主として数値のみを処理するプログラム
ではなく数式処理等のようなリスト処理用言語で
書かれたプログラムでは、そのプログラムが走る
際に必要な記憶域は、動的に必要になつた時点で
割付けられるものが殆どである。そして、またつ
いに未使用の記憶域がなくなつた時、既にプログ
ラムが使つた記憶域の中にもはや必要でなくなつ
たものが大量に存在することが多い。そのため、
これらの記憶域を回収し再利用することがなされ
る。この回収作業のことをガーベジコレクシヨン
と称する。すなわち、プログラムが走る際、記憶
域が必要になつた時点で割付けられていき、未使
用記憶域がなくなつた時にはプログラムが一時停
止され、ガーベジコレクシヨンのフエーズに入り
空き記憶域を回収後、再びプログラムの実行を開
始するという手順を繰返えす。
ではなく数式処理等のようなリスト処理用言語で
書かれたプログラムでは、そのプログラムが走る
際に必要な記憶域は、動的に必要になつた時点で
割付けられるものが殆どである。そして、またつ
いに未使用の記憶域がなくなつた時、既にプログ
ラムが使つた記憶域の中にもはや必要でなくなつ
たものが大量に存在することが多い。そのため、
これらの記憶域を回収し再利用することがなされ
る。この回収作業のことをガーベジコレクシヨン
と称する。すなわち、プログラムが走る際、記憶
域が必要になつた時点で割付けられていき、未使
用記憶域がなくなつた時にはプログラムが一時停
止され、ガーベジコレクシヨンのフエーズに入り
空き記憶域を回収後、再びプログラムの実行を開
始するという手順を繰返えす。
従来のリスト処理プログラムの記憶域の単位を
セルと呼び、未使用記憶域は未使用（フリー）セ
ルをシステムのある場所、すなわちフリーリスト
ポインタFLPから線形リストの形でポインタをつ
ないでおく。第１図はFLP１から各セル２を順次
つないでフリーリスト３を構成する。プログラム
が新しいセルを要求した時、FLP１が指すセルを
割付けてやり、FLP１はフリーリスト３中の次の
セル２を指すように変更しておく。
セルと呼び、未使用記憶域は未使用（フリー）セ
ルをシステムのある場所、すなわちフリーリスト
ポインタFLPから線形リストの形でポインタをつ
ないでおく。第１図はFLP１から各セル２を順次
つないでフリーリスト３を構成する。プログラム
が新しいセルを要求した時、FLP１が指すセルを
割付けてやり、FLP１はフリーリスト３中の次の
セル２を指すように変更しておく。
これをセルの割付け作業と呼ぶ。プログラムが
何度もセルを要求し、ついにフリーリストがつき
た時、つまり未使用記憶域がなくなつた時プログ
ラムが一時停止させられ、ガーベジコレクシヨン
フエーズに入る。
何度もセルを要求し、ついにフリーリストがつき
た時、つまり未使用記憶域がなくなつた時プログ
ラムが一時停止させられ、ガーベジコレクシヨン
フエーズに入る。
ガーベジコレクシヨンフエーズは第２図ａ，ｂ
で説明する２つのサブフエーズから成る。メモリ
１０のすべてのセル１１にはガーベジコレクシヨ
ン用に１ビツトのマークビツトと呼ばれるビツト
１２が付加される。
で説明する２つのサブフエーズから成る。メモリ
１０のすべてのセル１１にはガーベジコレクシヨ
ン用に１ビツトのマークビツトと呼ばれるビツト
１２が付加される。
同図ａに示すマーキングフエーズではすべての
使つているセルを順にたどりながら、たどれたセ
ルのマークビツトに印“１”を付けていく。
使つているセルを順にたどりながら、たどれたセ
ルのマークビツトに印“１”を付けていく。
次に、同図ｂのコレクテイングフエーズではセ
ルの領域１０の全空間について、アドレス順にマ
ークビツト１２に印“１”のついていないセルを
FLP１から線形リストの形でフリーリスト３とし
てつなげていく。
ルの領域１０の全空間について、アドレス順にマ
ークビツト１２に印“１”のついていないセルを
FLP１から線形リストの形でフリーリスト３とし
てつなげていく。
この時、マークビツト１２に印“１”のついて
いるセルはその印“１”を消して“０”とする。
いるセルはその印“１”を消して“０”とする。
上述の従来の手法では、プログラムからの新し
いセルの要求はフリーリストがないときにはコレ
クテイングフエーズが終了し、再開するまで待た
せることになり、効率が悪いから第３図ａ，ｂに
示すような手順の改良が考えられる。
いセルの要求はフリーリストがないときにはコレ
クテイングフエーズが終了し、再開するまで待た
せることになり、効率が悪いから第３図ａ，ｂに
示すような手順の改良が考えられる。
それは、ガーベジコレクシヨンをマーキングフ
エーズのみで終了しコレクテイングフエーズを省
略する。そしてプログラムが再開し新しいセルの
要求をした時になつてマークビツトが付いていな
いセルを捜し、割付けるようにする。さらに詳し
く述べると、マーキングフエーズのみのガーベジ
コレクシヨンが終了した時、システムのある場
所、前述のFLPに相当するフリーセルマネージメ
ントポインタ（FCMP）に、セル領域の中でアド
レスが最小のセルを指させておく。
エーズのみで終了しコレクテイングフエーズを省
略する。そしてプログラムが再開し新しいセルの
要求をした時になつてマークビツトが付いていな
いセルを捜し、割付けるようにする。さらに詳し
く述べると、マーキングフエーズのみのガーベジ
コレクシヨンが終了した時、システムのある場
所、前述のFLPに相当するフリーセルマネージメ
ントポインタ（FCMP）に、セル領域の中でアド
レスが最小のセルを指させておく。
第３図ａ，ｂに示すように、プログラムが新し
いセルを要求した時、同図ａに実線○イで示すよう
に、FCMP１３の指すセル１２１にマークビツト
“１”がある場合、このセルのアドレスからアド
レスの大きい方へマークビツトに印のついていな
いセルを捜し、はじめて印のついていなかつたセ
ル１２２を、同図ｂの点線○ロで示すように、プロ
グラムに割付け、探索のとき、マークビツトに印
の付いているセル１２１の印は消していく。
いセルを要求した時、同図ａに実線○イで示すよう
に、FCMP１３の指すセル１２１にマークビツト
“１”がある場合、このセルのアドレスからアド
レスの大きい方へマークビツトに印のついていな
いセルを捜し、はじめて印のついていなかつたセ
ル１２２を、同図ｂの点線○ロで示すように、プロ
グラムに割付け、探索のとき、マークビツトに印
の付いているセル１２１の印は消していく。
そして、FCMP１３は次の割付けのため、同図
ｂの実線○ハで示すように、その時割付けたセルの
次のアドレスのセルを指させておき、プログラム
に制御を戻す。
ｂの実線○ハで示すように、その時割付けたセルの
次のアドレスのセルを指させておき、プログラム
に制御を戻す。
以上の改良により、従来のガーベジコレクシヨ
ンに要していた時間の一部であるコレクテイング
フエーズの時間を省き、新しいセルの要求の都
度、充当するようにしてコレクテイングフエーズ
の時間を分散させ時刻的に遅らせることができ
る。しかしこの手順の欠点はプログラムがセルを
要求してから割付けられるまでの個々の時間が従
来の手法よりかかることである。本発明者は基本
的に後者の手順を用いて若干のハードウエアを付
加することにより、問題となる割付け時間を効果
的に短縮することを考えたものである。
ンに要していた時間の一部であるコレクテイング
フエーズの時間を省き、新しいセルの要求の都
度、充当するようにしてコレクテイングフエーズ
の時間を分散させ時刻的に遅らせることができ
る。しかしこの手順の欠点はプログラムがセルを
要求してから割付けられるまでの個々の時間が従
来の手法よりかかることである。本発明者は基本
的に後者の手順を用いて若干のハードウエアを付
加することにより、問題となる割付け時間を効果
的に短縮することを考えたものである。
本発明の目的はリスト処理プログラムに必要と
なるセルを未使用記憶域から割付ける際、この未
使用記憶域がなくなつた時に空きセルの回収を行
ないハードウエアを用いて効率的に割付けること
のできるリスト処理方式を提供することである。
なるセルを未使用記憶域から割付ける際、この未
使用記憶域がなくなつた時に空きセルの回収を行
ないハードウエアを用いて効率的に割付けること
のできるリスト処理方式を提供することである。
前記目的を達成するため、本発明のリスト処理
方式はリスト処理用プログラムを実行する際必要
となる記憶域セルが、複数セルよりなる未使用記
憶域から実行時に動的にセル単位で割付けられ、
この未使用記憶域がなくなつた時に該プログラム
を一旦停止し、ガーベジコレクシヨン段階に入り
空きセルを回収し再びプログラムを実行するリス
ト処理方式において、前記ガーベジコレクシヨン
における各セルの使用、未使用を示すマークビツ
トをセル用メモリとは独立してアクセスできるよ
うに別に設けたビツトマツプメモリとこれを処理
するビツトマツプメモリ処理装置を具え、前記ビ
ツトマツプメモリ中に未使用セルを順次探索し、
該アドレスをビツトマツプメモリ処理装置内のバ
ツフアメモリに登録することを特徴とするもので
ある。
方式はリスト処理用プログラムを実行する際必要
となる記憶域セルが、複数セルよりなる未使用記
憶域から実行時に動的にセル単位で割付けられ、
この未使用記憶域がなくなつた時に該プログラム
を一旦停止し、ガーベジコレクシヨン段階に入り
空きセルを回収し再びプログラムを実行するリス
ト処理方式において、前記ガーベジコレクシヨン
における各セルの使用、未使用を示すマークビツ
トをセル用メモリとは独立してアクセスできるよ
うに別に設けたビツトマツプメモリとこれを処理
するビツトマツプメモリ処理装置を具え、前記ビ
ツトマツプメモリ中に未使用セルを順次探索し、
該アドレスをビツトマツプメモリ処理装置内のバ
ツフアメモリに登録することを特徴とするもので
ある。
以下本発明を実施例につき詳述する。
本発明の原理はプログラムの実行と割付け作業
の中の未使用セルの探索とを並行して行なうとい
うことである。
の中の未使用セルの探索とを並行して行なうとい
うことである。
第４図は本発明の実施例の構成を示す説明図で
ある。同図において、前述のセル用メモリ１０と
は別にマークビツトを集めて設けたビツトマツプ
メモリ２１を用意し、これを処理するため未使用
セルの探索を行なうビツトマツプメモリ処理装置
２１を情報処理装置CPU２０とは別に用意す
る。ガーベジコレクシヨンのマーキングはCPU
２０で行なうため、ビツトマツプメモリ２１は
CPU２０からもアクセスできるようにしてお
く。ビツトマツプメモリ２１はハードウエアとし
てはCPU２０とビツトマツプメモリ処理装置２
２の両方からアクセスされるが、プログラムが
CPU２０で走つているときには、セル用メモリ
１０だけをアクセスしビツトマツプメモリ２１は
ビツトマツプメモリ処理装置２２からしかアクセ
スされないし、ガーベジコレクシヨン時はビツト
マツプメモリ処理装置２２は停止していてCPU
２０からしかアクセスされないので、ビツトマツ
プメモリ２１のアクセス競合は全く起らない。
ある。同図において、前述のセル用メモリ１０と
は別にマークビツトを集めて設けたビツトマツプ
メモリ２１を用意し、これを処理するため未使用
セルの探索を行なうビツトマツプメモリ処理装置
２１を情報処理装置CPU２０とは別に用意す
る。ガーベジコレクシヨンのマーキングはCPU
２０で行なうため、ビツトマツプメモリ２１は
CPU２０からもアクセスできるようにしてお
く。ビツトマツプメモリ２１はハードウエアとし
てはCPU２０とビツトマツプメモリ処理装置２
２の両方からアクセスされるが、プログラムが
CPU２０で走つているときには、セル用メモリ
１０だけをアクセスしビツトマツプメモリ２１は
ビツトマツプメモリ処理装置２２からしかアクセ
スされないし、ガーベジコレクシヨン時はビツト
マツプメモリ処理装置２２は停止していてCPU
２０からしかアクセスされないので、ビツトマツ
プメモリ２１のアクセス競合は全く起らない。
第５図は第４図の実施例の要部であるビツトマ
ツプメモリ処理装置の詳細説明図である。
ツプメモリ処理装置の詳細説明図である。
同図において、CPU２０がガーベジコレクシ
ヨンで印付けを終了した時、ビツトマツプメモリ
処理装置２２が動き出す。CPU２０側はプログ
ラムを再開することは前述のとおりである。ビツ
トマツプメモリ処理装置２２はFCMP用レジスタ
３２を有もしており、このFCMP用レジスタ３２
の値をアドレスとして、セル空間に対応するビツ
トマツプメモリ２１中の各ビツトを調べていき、
印のついているビツトは印を消し、印のついてい
ないビツトについてはそのアドレスをビツトマツ
プメモリ処理装置２２内のフリーセルアドレスバ
ツフア３３中に登録していく。
ヨンで印付けを終了した時、ビツトマツプメモリ
処理装置２２が動き出す。CPU２０側はプログ
ラムを再開することは前述のとおりである。ビツ
トマツプメモリ処理装置２２はFCMP用レジスタ
３２を有もしており、このFCMP用レジスタ３２
の値をアドレスとして、セル空間に対応するビツ
トマツプメモリ２１中の各ビツトを調べていき、
印のついているビツトは印を消し、印のついてい
ないビツトについてはそのアドレスをビツトマツ
プメモリ処理装置２２内のフリーセルアドレスバ
ツフア３３中に登録していく。
すなわち、まず初めにアドレス初期値設定回路
３１がFCMP用レジスタ３２にセル空間の最初の
アドレスを設定する。このFCMP用レジスタ３２
の値をアドレスとして、ビツトマツプメモリ２１
中のそのアドレスに対応するビツトをデータビツ
トレジスタ３０に読み出す。この読み出された値
が１、すなわち印のついている場合はデータビツ
トレジスタ３０を０にして、ビツトマツプメモリ
２１中のFCMP用レジスタ３２が保持するアドレ
スに対応するビツトに書き出す。すなわち印を消
してやる。読み出された値が０、すなわち印がつ
いていない場合はFCMP用レジスタ３２が保持す
るアドレスをフリーセルアドレスバツフア３３に
送り登録する。その後インクリメント回路３４に
よりFCMP用レジスタ３２の値を繰り上げ、この
アドレスに対して同じ動作が行なわれる。このよ
うにしてセル空間の最後のアドレスまで同じ動作
が行なわれる。フリーセルアドレスバツフア３３
は、一個または複数個の高速記憶から構成され
る。CPU２０側が新しいセルを要求た時、フリ
ーセルアドレスバツフア３３中に登録されている
アドレスを返してやる。ビツトマツプメモリ処理
装置２２のフリーセルの探索が速すぎて、フリー
セルアドレスバツフア３３が一杯だつた時のため
に、ビツトマツプメモリ処理装置２２の仕事を停
止するような制御を付加してもよい。また、
CPU２０からの新しいセルの要求速度が速くビ
ツトマツプメモリ処理装置２２の接索の仕事が間
に合わないために、フリーセルアドレスバツフア
３３が空の時、CPU２０側から新しいセルの要
求があつた時のみCPU２０側の待ち、すなわち
割付け時間が見られるが、これは通常まれである
から全体的に効率のよい割付けを行なうことがで
きる。
３１がFCMP用レジスタ３２にセル空間の最初の
アドレスを設定する。このFCMP用レジスタ３２
の値をアドレスとして、ビツトマツプメモリ２１
中のそのアドレスに対応するビツトをデータビツ
トレジスタ３０に読み出す。この読み出された値
が１、すなわち印のついている場合はデータビツ
トレジスタ３０を０にして、ビツトマツプメモリ
２１中のFCMP用レジスタ３２が保持するアドレ
スに対応するビツトに書き出す。すなわち印を消
してやる。読み出された値が０、すなわち印がつ
いていない場合はFCMP用レジスタ３２が保持す
るアドレスをフリーセルアドレスバツフア３３に
送り登録する。その後インクリメント回路３４に
よりFCMP用レジスタ３２の値を繰り上げ、この
アドレスに対して同じ動作が行なわれる。このよ
うにしてセル空間の最後のアドレスまで同じ動作
が行なわれる。フリーセルアドレスバツフア３３
は、一個または複数個の高速記憶から構成され
る。CPU２０側が新しいセルを要求た時、フリ
ーセルアドレスバツフア３３中に登録されている
アドレスを返してやる。ビツトマツプメモリ処理
装置２２のフリーセルの探索が速すぎて、フリー
セルアドレスバツフア３３が一杯だつた時のため
に、ビツトマツプメモリ処理装置２２の仕事を停
止するような制御を付加してもよい。また、
CPU２０からの新しいセルの要求速度が速くビ
ツトマツプメモリ処理装置２２の接索の仕事が間
に合わないために、フリーセルアドレスバツフア
３３が空の時、CPU２０側から新しいセルの要
求があつた時のみCPU２０側の待ち、すなわち
割付け時間が見られるが、これは通常まれである
から全体的に効率のよい割付けを行なうことがで
きる。
以上説明したように、本発明によれば、リスト
処理プログラムに必要となるセルを未使用記憶域
から割付ける際、この未使用記憶域がなくなつた
時に空きセルの回収を行ないハードウエアのビツ
トマツプメモリとこれを処理するビツトマツプメ
モリ処理装置を具え、前記ビツトマツプメモリ中
に未使用セルを順次探索し、該アドレスをビツト
マツプメモリ処理装置内のバツフアメモリに登録
するものである。これにより前述のようにソフト
ウエアの場合に問題となつた割付け時間を有効に
短縮することができる。
処理プログラムに必要となるセルを未使用記憶域
から割付ける際、この未使用記憶域がなくなつた
時に空きセルの回収を行ないハードウエアのビツ
トマツプメモリとこれを処理するビツトマツプメ
モリ処理装置を具え、前記ビツトマツプメモリ中
に未使用セルを順次探索し、該アドレスをビツト
マツプメモリ処理装置内のバツフアメモリに登録
するものである。これにより前述のようにソフト
ウエアの場合に問題となつた割付け時間を有効に
短縮することができる。
第１図、第２図ａ，ｂは従来例の説明図、第３
図ａ，ｂは第２図の従来例の改良案の説明図、第
４図は本発明の実施例の構成を示す説明図、第５
図は第４図の実施例の要部の詳細説明図であり、
図中、１０はセル用メモリ、２０は情報処理装
置、２１はビツトマツプメモリ、２２はビツトマ
ツプメモリ処理装置、３１はアドレス初期値設定
回路、３２はFCMP用レジスタ、３３はフリーセ
ルアドレスバツフア、３４はインクリメント回路
を示す。
図ａ，ｂは第２図の従来例の改良案の説明図、第
４図は本発明の実施例の構成を示す説明図、第５
図は第４図の実施例の要部の詳細説明図であり、
図中、１０はセル用メモリ、２０は情報処理装
置、２１はビツトマツプメモリ、２２はビツトマ
ツプメモリ処理装置、３１はアドレス初期値設定
回路、３２はFCMP用レジスタ、３３はフリーセ
ルアドレスバツフア、３４はインクリメント回路
を示す。
Claims (1)
- １ リスト処理用プログラムを実行する際必要と
なる記憶域セルが複数セルより成る未使用記憶域
から実行時に動的にセル単位で割付けられ、この
未使用記憶域がなくなつた時に該プログラムを一
旦停止し、ガーベジコレクシヨン段階に入り空き
セルを回収し再びプログラムを実行するリスト処
理方式において、前記ガーベジコレクシヨンにお
ける各セルの使用、未使用を示すマークビツトを
セル用メモリとは独立してアクセスできるように
別に設けたビツトマツプメモリとこれを処理する
ビツトマツプメモリ処理装置を具え、前記ビツト
マツプメモリ中に未使用セルを順次探索し、該ア
ドレスをビツトマツプメモリ処理装置内のバツフ
アメモリに登録することを特徴とするリスト処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18821780A JPS57111872A (en) | 1980-12-27 | 1980-12-27 | List processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18821780A JPS57111872A (en) | 1980-12-27 | 1980-12-27 | List processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111872A JPS57111872A (en) | 1982-07-12 |
| JPS6122824B2 true JPS6122824B2 (ja) | 1986-06-03 |
Family
ID=16219810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18821780A Granted JPS57111872A (en) | 1980-12-27 | 1980-12-27 | List processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111872A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616315A (en) * | 1985-01-11 | 1986-10-07 | Burroughs Corporation | System memory for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
| US4598361A (en) * | 1985-01-11 | 1986-07-01 | Burroughs Corporation | Allocator for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
-
1980
- 1980-12-27 JP JP18821780A patent/JPS57111872A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111872A (en) | 1982-07-12 |
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