JPS61225854A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPS61225854A JPS61225854A JP60068154A JP6815485A JPS61225854A JP S61225854 A JPS61225854 A JP S61225854A JP 60068154 A JP60068154 A JP 60068154A JP 6815485 A JP6815485 A JP 6815485A JP S61225854 A JPS61225854 A JP S61225854A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- bipolar transistor
- diode
- base
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 229920006395 saturated elastomer Polymers 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910000831 Steel Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 239000010959 steel Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に、バイポーラパワートラン
ジスタとパワーＭＯ８ＦＥＴ＜金属酸化膜半導体電界効
果型トランジスタ）とを並列に接続した構成を有する３
端子高速高周波スイッチング素子をモノリシックに実現
した半導体装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor device, particularly a semiconductor device having a configuration in which a bipolar power transistor and a power MO8FET (metal oxide semiconductor field effect transistor) are connected in parallel.
The present invention relates to a semiconductor device that monolithically realizes a terminal high-speed high-frequency switching element.
［従来の技術］
高速高周波スイッチング素子として様々な回路構成のＢ
ｉ ＭＯＳ （バイポーラパワートランジスタとパワー
ＭＯ３ＦＥＴとの組合せ）装置が従来用いられている。[Prior art] B of various circuit configurations as a high-speed high-frequency switching element
iMOS (combination of bipolar power transistor and power MO3FET) devices are conventionally used.
以下、従来のＢｉ ＭＯ８装置のいくつかの回路構成に
ついて説明する。Some circuit configurations of conventional Bi MO8 devices will be described below.
第３図は従来のダーリントン８１ ＭＯ８素子からなる
スイッチング素子の回路構成を示す図である。以下、第
３図を参照して回路構成および動作について説明する。FIG. 3 is a diagram showing the circuit configuration of a switching element consisting of a conventional Darlington 81 MO8 element. Hereinafter, the circuit configuration and operation will be explained with reference to FIG.
ｎチャネルパワーＭＯ８ＦＥＴ２とｎｐｎバイポーラパ
ワートランジスタ３とがダーリントン接続される。すな
わち、ＭＯ８ＦＥＴ２のドレインとバイポーラトランジ
スタ３のコレクタとが接続され、ＭＯ８ＦＥＴ２のソー
スとバイポ−ラパワートランシタ３のベースとがそれぞ
れ接続される。The n-channel power MO8FET 2 and the npn bipolar power transistor 3 are connected in a Darlington manner. That is, the drain of the MO8FET 2 and the collector of the bipolar transistor 3 are connected, and the source of the MO8FET 2 and the base of the bipolar power transistor 3 are connected, respectively.
バイポーラトランジスタ３のベース−エミッタ間にはシ
ャント抵抗４が、エミッターコレクタ間にはエミッタか
らみて電気的に順方向にフリーホイールダイオード５が
それぞれ接続される。スイッチング動作用（ｌ！１号を
発生する駆動回路１からの信号は〜ｌ０８ＦＥＴ２のゲ
ートとバイポーラトランジスタ３のエミッタとの間に与
えられる。このとき、駆動回路１からの信号は、〜１０
ＳＦＥＴ２のゲートとシャント抵抗４の一方端との間に
も与えられる。次に動作について説明する。まず、ター
ンオン動作について説明する。駆動回路１から正電圧（
ＭＯ８ＦＥＴ２のゲートからみた電圧。以下すべて同様
とする。）パルスがＭＯ８ＦＥＴ２のゲート−ソース間
に与えられる。この正電圧パルスがＭＯ８ＦＥＴ２のゲ
ート−ソース間のしきい値電圧を越えるとＭＯ８ＦＥＴ
２がターンオンして、ドレイン−ソース間に電流が流れ
る。この電流がバイポーラトランジスタ３の順方向ベー
ス電流として作用することによってバイポーラトランジ
スタ３がターンオンする。A shunt resistor 4 is connected between the base and emitter of the bipolar transistor 3, and a freewheel diode 5 is connected between the emitter and collector in an electrically forward direction as viewed from the emitter. The signal from the drive circuit 1 that generates the switching operation (l!
It is also provided between the gate of SFET 2 and one end of shunt resistor 4. Next, the operation will be explained. First, the turn-on operation will be explained. Positive voltage from drive circuit 1 (
Voltage seen from the gate of MO8FET2. The same applies to everything below. ) A pulse is applied between the gate and source of MO8FET2. When this positive voltage pulse exceeds the threshold voltage between the gate and source of MO8FET2, MO8FET2
2 is turned on, and current flows between the drain and source. This current acts as a forward base current of bipolar transistor 3, thereby turning on bipolar transistor 3.
ターンオフ時には、駆動回路１から負電圧（ＭＯ８ＦＥ
Ｔ２のゲートからみた電圧。以下すべて同様とする。）
がＭＯ８ＦＥＴ２のゲート−ソース間へ与えられて、Ｍ
Ｏ８ＦＥＴ２がオフ状態となる。応じて、バイポーラト
ランジスタ３の逆バイアスベース電流がコレクターベー
ス−シャント抵抗４を介して流れることにより、バイポ
ーラトランジスタ３が急速にターンオフする。以上のよ
うにして高速スイッチング動作を行なっていた。At turn-off, a negative voltage (MO8FE
Voltage seen from the gate of T2. The same applies to everything below. )
is applied between the gate and source of MO8FET2, and M
O8FET2 is turned off. Accordingly, the reverse bias base current of the bipolar transistor 3 flows through the collector base-shunt resistor 4, thereby rapidly turning off the bipolar transistor 3. In the manner described above, high-speed switching operation was performed.
第４図は従来のハイブリッドで構成された高速スイッチ
ング用３端子カスコードｓ＋ｖｏｓ素子の回路構成を示
す図である。以下、第４図を参照して回路構成および動
作について説明する。FIG. 4 is a diagram showing the circuit configuration of a three-terminal cascode S+VOS element for high-speed switching configured as a conventional hybrid. The circuit configuration and operation will be described below with reference to FIG.
ｎチャネルＭＯ８ＦＥＴ２とｎｐｎｚ（イボーラハワー
トランジスタ３とがカスコード接続される。The n-channel MO8FET 2 and the npnz (Ibora-Hower transistor 3) are connected in cascode.
すなわち、ＭＯ８ＦＥＴ２のドレインとバイポーラパワ
ートランシタ３のエミッタとが接続され、ＭＯ８ＦＥＴ
２のソースとバイポーラパワートランジスタ３のコレク
タとがフリーホイールダイオード５を介して接続される
。さらに、ＭＯ８ＦＥＴ２のソースとバイポーラパワー
トランジスタ３のベースとが電圧源６を介して接続され
る。スイッチング動作用信号を発生する駆動回路１から
の信号は、ＭＯ８ＦＥＴ２のゲートとソースの間に与え
られる。ここで、フリーホイールダイオード５はＭＯ８
ＦＥＴ２のソースからみて電気的に順方向に接続される
。また、直流電圧源６が、バイポーラトランジスタ３の
ベース−エミッタ間に順バイアス電圧をかけるように接
続される。次に動作について説明する。That is, the drain of MO8FET2 and the emitter of bipolar power transistor 3 are connected, and the MO8FET
The source of the bipolar power transistor 2 and the collector of the bipolar power transistor 3 are connected via a freewheeling diode 5. Further, the source of MO8FET 2 and the base of bipolar power transistor 3 are connected via voltage source 6. A signal from the drive circuit 1 that generates a switching operation signal is applied between the gate and source of the MO8FET 2. Here, freewheel diode 5 is MO8
It is electrically connected in the forward direction when viewed from the source of FET2. Further, a DC voltage source 6 is connected to apply a forward bias voltage between the base and emitter of the bipolar transistor 3. Next, the operation will be explained.
まず、ターンオン時の動作について説明する。First, the operation at turn-on will be explained.
駆動回路１からの正電圧パルスがＭＯ８ＦＥＴ２のゲー
ト−ソース間に与えられる。この印加電圧がＭＯ８ＦＥ
Ｔ２のゲート−ソース間のしきい値電圧を越えると、Ｍ
ＯＳ Ｆ Ｅ Ｔ ２がターンオンする。応じて、電圧
源６から２１流がバイポーラトランジスタ３のベース電
流として流れる。このベース電流がバイポーラトランジ
スタ３のベース−エミッタ間を流れ、さらにＭＯ８ＦＥ
Ｔ２のドレイン−ソース間を流れてバイポーラトランジ
スタ３がターンオンする。A positive voltage pulse from the drive circuit 1 is applied between the gate and source of MO8FET2. This applied voltage is MO8FE
When the gate-source threshold voltage of T2 is exceeded, M
OS FET 2 turns on. Accordingly, 21 currents from the voltage source 6 flow as the base current of the bipolar transistor 3. This base current flows between the base and emitter of the bipolar transistor 3, and further flows through the MO8FE.
The bipolar transistor 3 is turned on by flowing between the drain and source of T2.
ターンオフ時には、駆動回路１からＭＯ８ＦＥ■２のゲ
ートに負電圧パルスが与えられ、応じ・てＭＯＳ Ｆ
Ｅ Ｔ ２はオフ状態となる。この結果、バイポーラト
ランジスタ３のエミッタの出力経路がカットオフされて
バイポーラトランジスタ３がターンオフする。At turn-off, a negative voltage pulse is applied from the drive circuit 1 to the gate of MO8FE 2, and accordingly the MOS F
E T 2 is turned off. As a result, the output path of the emitter of the bipolar transistor 3 is cut off, and the bipolar transistor 3 is turned off.
第５図は従来のハイブリッドで構成された高速スイッチ
ング用４端子並列Ｂｉ ＭＯ８素子の回路構成を示す図
である。以下、第５図を参照して４端子並列巳１ｆｖｌ
Ｏ８素子の回路構成および動作について説明する。FIG. 5 is a diagram showing a circuit configuration of a 4-terminal parallel Bi MO8 element for high-speed switching configured as a conventional hybrid. Hereinafter, with reference to Figure 5, 4-terminal parallel cable 1fvl
The circuit configuration and operation of the O8 element will be explained.
ｎチャネルＭＯ８ＦＥＴ２とバイポーラパワートランジ
スタ３とが並列に接続される。すなわち、ＭＯ８ＦＥＴ
２のドレインとバイポーラトランジスタ３のコレクタと
が接続され、ＭＯ８ＦＥＴ２のソースとバイポーラトラ
ンジスタのエミッタとが接続される。さらに、バイポー
ラトランジスタ３のエミッターコレクタ間（ＭＯ８ＦＥ
Ｔ２のソース−ドレイン間）にはエミッタ（ソース）か
らみて電気的に順方向にフリーホイールダイオード５が
接続される。駆動回路１からのスイッチング動作用信号
はＭＯ３ＦＥＴ２のゲートとソースとの間に与えられ、
バイポーラトランジスタ３を駆動するための信号を発生
するベース駆動用ｌｌＩ流源７からの信号はバイポーラ
トランジスタ３のベースとエミッタとの間に与えられる
。次に動作について説明する。An n-channel MO8FET 2 and a bipolar power transistor 3 are connected in parallel. That is, MO8FET
The drain of MO8FET 2 and the collector of bipolar transistor 3 are connected, and the source of MO8FET 2 and the emitter of the bipolar transistor 3 are connected. Furthermore, between the emitter and collector of the bipolar transistor 3 (MO8FE
A freewheeling diode 5 is electrically connected in the forward direction as viewed from the emitter (source) between the source and drain of T2. A switching operation signal from the drive circuit 1 is applied between the gate and source of MO3FET2,
A signal from a base driving llI current source 7 which generates a signal for driving the bipolar transistor 3 is applied between the base and emitter of the bipolar transistor 3. Next, the operation will be explained.
駆動回路１からの正電圧パルスがＭＯ８ＦＥＴ２のゲー
トに与えられてＭＯ８ＦＥＴ２がオン状態となる。この
とき、駆動回路１からの正電圧信号と同期してベース駆
動用電流源７から電流パルスがバイポーラトランジスタ
３のベースに与えられる。応じてバイポーラトランジス
タ３がオン状態となり、ＭＯ３ＦＥＴ２とバイポーラト
ランジスタ３とが並列スイッチング動作を行なう。しか
し、ＭＯ８ＦＥＴ２のスイッチング速度はバイポーラト
ランジスタ３のそれに比べて速いので、Ｃ／Ｄ端子（Ｍ
Ｏ８ＦＥＴ２のドレインとバイポーラ１−ランジスタ３
のコレクタとの接続点）から流入する負荷ｉｉ流は最初
は、ＭＯ８ＦＥＴ２でバイパスされて、Ｅ ／’ Ｓ端
子（ＭＯ８ＦＥＴ２のソースとバイポーラトランジスタ
３のエミッタとの接続点）から流出する。次にバイポー
ラトランジスタ３がオン状態となってベース−エミッタ
間が飽和すると、バイポーラトランジスタ３のコレクタ
ーエミッタ間の電圧降下とＭＯ８ＦＥＴ２のドレイン−
ソース間の電圧降下との割合に応じてＣ／Ｄ端子からＥ
／Ｓ端子へと流れる電流が分流する。A positive voltage pulse from the drive circuit 1 is applied to the gate of the MO8FET2, and the MO8FET2 is turned on. At this time, a current pulse is applied to the base of the bipolar transistor 3 from the base drive current source 7 in synchronization with the positive voltage signal from the drive circuit 1. In response, the bipolar transistor 3 is turned on, and the MO3FET 2 and the bipolar transistor 3 perform a parallel switching operation. However, since the switching speed of MO8FET2 is faster than that of bipolar transistor 3, the C/D terminal (M
O8FET2 drain and bipolar 1-transistor 3
The load current flowing in from the E/'S terminal (the connection point between the source of the MO8FET 2 and the emitter of the bipolar transistor 3) is initially bypassed by the MO8FET2 and flows out from the E/'S terminal (the connection point between the source of the MO8FET 2 and the emitter of the bipolar transistor 3). Next, when the bipolar transistor 3 is turned on and the base-emitter voltage is saturated, the voltage drop between the collector emitter of the bipolar transistor 3 and the drain voltage of the MO8FET2 increases.
E from the C/D terminal depending on the ratio with the voltage drop between the sources.
/The current flowing to the S terminal is shunted.
次にターンオフする場合には、駆動回路１から負電圧パ
ルスがＭＯ８ＦＥＴ２のゲートへ与えられ、かつそれに
同期してバイポーラトランジスタ３のベースへ負電流パ
ルスが与えられる。バイポ・−ラトランジスタ３のコレ
クターベース間に流れる電流はオン状態時には非常に少
ないので、蓄積時間が短く高速にオフ状態となる。When turning off next time, a negative voltage pulse is applied from the drive circuit 1 to the gate of the MO8FET 2, and a negative current pulse is applied to the base of the bipolar transistor 3 in synchronization therewith. Since the current flowing between the collector and base of the bipolar transistor 3 is very small in the on state, the accumulation time is short and the bipolar transistor 3 is quickly turned off.
第６図は従来の高速スイッチング用３端子合成り１ＭＯ
８素子の回路構成を示す図である。以下、第６図を参照
してこの回路の構成および動作について説明する。Figure 6 shows a conventional 3-terminal composite 1MO for high-speed switching.
It is a diagram showing a circuit configuration of eight elements. The configuration and operation of this circuit will be explained below with reference to FIG.
この回路構成においては、ｎチャネルパワーＭＯ８ＦＥ
Ｔ２とバイポーラパワートランジスタ３とがダーリント
ン接続され、かつバイポーラトランジスタ３とＭＯ８Ｆ
ＥＴ９とがカスコード接続される。すなわち、ＭＯ８Ｆ
ＥＴ２のドレインはバイポーラトランジスタ３のコレク
タに接続され、かつそのソースはバイポーラトランジス
タ３のベースに接続される。また、バイポーラトランジ
スタ３のエミッタはＭＯ８ＦＥＴ９のドレインと接続さ
れ、そのｂレクタはＭＯ８ＦＥＴ９のソースとフリーホ
イールダイオード５を介して接続される。フリーホイー
ルダイオード５はＭＯ８ＦＥＴ９のソースから見て電気
的に順方向に接続される。In this circuit configuration, the n-channel power MO8FE
T2 and bipolar power transistor 3 are connected in Darlington, and bipolar transistor 3 and MO8F
ET9 is connected in cascode. That is, MO8F
The drain of ET2 is connected to the collector of bipolar transistor 3, and its source is connected to the base of bipolar transistor 3. Further, the emitter of the bipolar transistor 3 is connected to the drain of the MO8FET 9, and its b-rector is connected to the source of the MO8FET 9 via the freewheeling diode 5. The freewheel diode 5 is electrically connected in the forward direction when viewed from the source of the MO8FET 9.
ＭＯＳＦＥＴ２のソースとバイポーラトランジスタ３の
ベースとの接続点Ｓ、とＭＯＳＦＥＴ９のソースとの間
にはツェナーダイオード８が端子Ｓ、かうみて電気的に
逆方向に接続される。スイッチング用信号を発生す、る
駆動回路１からの信号はＭＯＳＦＥＴ２のゲートとＭＯ
ＳＦＥＴ９のゲートとに与えられる。また駆動回路１の
他方出力端子はツェナーダイオード８のアノードとＭＯ
Ｓ ＦＥＴ９のソースとに接続される。次に動作につい
て説明する。A Zener diode 8 is connected to a terminal S between a connection point S between the source of the MOSFET 2 and the base of the bipolar transistor 3 and the source of the MOSFET 9, so that the Zener diode 8 is electrically connected in the opposite direction. The signal from the drive circuit 1 that generates the switching signal is connected to the gate of MOSFET 2 and the MOSFET 2.
It is given to the gate of SFET9. The other output terminal of the drive circuit 1 is connected to the anode of the Zener diode 8 and the MO
Connected to the source of SFET9. Next, the operation will be explained.
ターンオン時には、駆動回路１から正電圧パルスがＭＯ
ＦＥＴ２．９のゲート−ソース間に与えられる。応じて
ＭＯＳＦＥＴ２．９がターンオンする。ＭＯＳＦＥＴ２
のドレイン−ソース間を流れる電流がバイポーラトラン
ジスタ３の順バイアスベース電流として流れ、バイポー
ラトランジスタ３がターンオンする。ここで、ツェナー
ダイオード８の降伏電圧はバイポーラトランジスタ３の
ベース−エミッタ間の飽和電圧とＭＯＳＦＥＴ９のドレ
イン−ソース間の電圧降下との和より大きくなるように
設定されており、ベース電流がすべてツェナーダイオー
ド８を介して流れないようにされている。At turn-on, a positive voltage pulse is applied from the drive circuit 1 to MO
Provided between the gate and source of FET2.9. In response, MOSFET 2.9 is turned on. MOSFET2
The current flowing between the drain and source of flows as a forward bias base current of the bipolar transistor 3, and the bipolar transistor 3 is turned on. Here, the breakdown voltage of the Zener diode 8 is set to be greater than the sum of the saturation voltage between the base and emitter of the bipolar transistor 3 and the voltage drop between the drain and source of the MOSFET 9, so that all of the base current is connected to the Zener diode. 8 is prevented from flowing.
ターンオフ時には、駆動回路１から負電圧パルスがＭＯ
ＳＦＥＴ２．９のゲートに与えられる。At turn-off, a negative voltage pulse is applied from the drive circuit 1 to MO
Applied to the gate of SFET2.9.
応じてＭＯＳＦＥＴ２．９がオフ状態となり、バイポー
ラトランジスタ３のエミッタの出力経路がカットオフさ
れる。また、ＭＯＳＦＥＴの入力キャパシタ（ゲート−
ソース間容量）に蓄積された電荷がツェナーダイオード
８を介して放電され、その結果、ツェナーダイオード８
によりバイポーラトランジスタ３のベースに逆バイアス
電圧が印加される。応じて、バイポーラトランジスタ３
のコレクタ電流がコレクターベース閲を介して逆バイア
スベース電流となって流れ、ツェナーダイオード８を介
してバイパスされてバイポーラトランジスタ３がターン
オフする。以上のようにして高速スイッチング動作を行
なっていた。Accordingly, MOSFET 2.9 is turned off, and the emitter output path of bipolar transistor 3 is cut off. In addition, the input capacitor (gate-
The charge accumulated in the source-to-source capacitance is discharged through the Zener diode 8, and as a result, the Zener diode 8
A reverse bias voltage is applied to the base of the bipolar transistor 3. Accordingly, bipolar transistor 3
The collector current flows through the collector base circuit as a reverse bias base current, is bypassed through the Zener diode 8, and the bipolar transistor 3 is turned off. In the manner described above, high-speed switching operation was performed.
［発明が解決しようとする問題点］
上述のような種々の回路構成を有する高速スイッチング
素子が従来用いられていたが、それぞれに問題点があっ
た。以下、順次各回格別にその問題点について説明する
。[Problems to be Solved by the Invention] High-speed switching elements having various circuit configurations as described above have been used in the past, but each has its own problems. Below, the problems will be explained in order for each class.
（１） 第３図に示される３端子モノリシツクダ一リン
トンＢｉＭＯ８素子の場合、ＭＯＳＦＥＴ２とバイポー
ラトランジスタ３とがダーリントン動作するので、バイ
ポーラ動作の影響が大きく以下に述べるような問題点が
生じる。(1) In the case of the three-terminal monolithic one-linton BiMO8 device shown in FIG. 3, the MOSFET 2 and the bipolar transistor 3 perform Darlington operation, so the influence of the bipolar operation is large and causes problems as described below.
（ａ） バイポーラトランジスタ３の蓄積時間の影響
により、そのスイッチング速度は通常のバイポーラトラ
ンジスタのそれより少し【ノか速くならない。(a) Due to the influence of the storage time of the bipolar transistor 3, its switching speed is no faster than that of a normal bipolar transistor.
（ｂ） 逆バイアス安全動作領域は普通のバイポーラ
トランジスタと比べあまり変わらない。(b) The reverse bias safe operating area is not much different from that of ordinary bipolar transistors.
（Ｃ） 安全動作領域に関する２次降伏現象は普通の
バイポーラトランジスタと同程度である。(C) The secondary breakdown phenomenon regarding the safe operating area is comparable to that of ordinary bipolar transistors.
（ｄ ） バイポーラトランジスタ３をターンオフさ
せるための逆バイアス電圧流を流すためにシャント抵抗
４が設けられているので、ターンオン時のベース電流が
シャント抵抗４を介してバイパスされる。(d) Since the shunt resistor 4 is provided to flow a reverse bias voltage current to turn off the bipolar transistor 3, the base current at the time of turn-on is bypassed through the shunt resistor 4.
（２） 第４図に示されるハイブリッドで構成された３
端子力スコードＢｉＭＯ８素子の場合の問題点は以下の
とおりである。(2) 3 consisting of the hybrid shown in Figure 4
The problems with the terminal force code BiMO8 device are as follows.
（ａ） バイポーラトランジスタ３のベース−エミッ
タ間に順バイアス電圧を印加するための電圧源が設けら
れているので、駆動回路として駆動回路１と電圧源６と
が必要となり、その形状が通常に比べ大きく゛なる。さ
らに、電圧源６においてベース電流が流れるので、駆動
時の電力損失も増大する。(a) Since a voltage source is provided to apply a forward bias voltage between the base and emitter of the bipolar transistor 3, a drive circuit 1 and a voltage source 6 are required as a drive circuit, and their shape is different from that of a normal one. It gets bigger. Furthermore, since a base current flows in the voltage source 6, power loss during driving also increases.
（ｂ ） ＭＯＳＦＥＴ２とバイポーラトランジスタ
３との両方において電圧降下が生じるので、オン状態時
の電力損失が酋通のバイポーラトランジスタやＭＯＳＦ
ＥＴに比べて増大する。(b) Since a voltage drop occurs in both MOSFET 2 and bipolar transistor 3, bipolar transistors and MOSFETs with high power loss in the on state
Increases compared to ET.
＜Ｏ） モノリシック素子で構成するのはかなり困難
である。<O) It is quite difficult to construct with a monolithic element.
＜ｄ ） ハイブリッドで組合わせた場合、その外形
が大きくなる。<d) When combined in a hybrid, the external size becomes large.
（３） 第５図に示されるディスクリートに構成された
４端子並列Ｂｉ ＭＯ８素子の場合の問題点は以下のと
おりである。(3) The problems with the discretely configured 4-terminal parallel Bi MO8 element shown in FIG. 5 are as follows.
（ａ ） ＭＯＳＦＥＴ２を駆動するための駆動回路
１とバイポーラトランジスタ３を駆動するためのベース
駆動用電流源７との２つの駆動回路が必要となるので、
駆動回路の規模が大きくなる。(a) Two drive circuits are required: the drive circuit 1 for driving the MOSFET 2 and the base drive current source 7 for driving the bipolar transistor 3.
The scale of the drive circuit increases.
（ｂ） ベース駆動用電流＋１１７からバイポーラト
ランジスタ３ヘベース電流を与える必要があるので、駆
動時の電力損失が増大する。(b) Since it is necessary to supply the base current to the bipolar transistor 3 from the base drive current +117, power loss during driving increases.
（ｃ ） ＭＯＳＦＥＴ２とバイポーラトランジスタ
３とのスイッチング動作の同期をとるための設計がかな
り困難である。(c) The design for synchronizing the switching operations of MOSFET 2 and bipolar transistor 3 is quite difficult.
（ｄ） ２つの駆動回路によって個々にＭＯＳＦＥＴ２
とバイポーラトランジスタ３とを駆動しているので、ス
イッチング動作のタイミングが合わないとｄＶ／ｄｔ瑛
象が発生することもある。(d) MOSFET2 individually by two drive circuits.
and the bipolar transistor 3, a dV/dt phenomenon may occur if the timing of the switching operation does not match.
（ｅ ） ハイブリッドで構成した素子であるのでそ
の外形が大きくなる。(e) Since it is a hybrid element, its external size is large.
（４） 第６図に示されるディスクリートで構成された
合成りｉ ＭＯ３素子の場合の問題点は以下のとおりで
ある。(4) The problems with the composite i-MO3 element shown in FIG. 6, which is composed of discrete elements, are as follows.
（ａ ） ＭＯＳＦＥＴ９がターンオフしてバイポー
ラトランジスタ３のエミッタがカットオフされた後、バ
イポーラトランジスタの蓄積電荷によってコレクターベ
ース−ツェナーダイオードを介して流れる逆バイアス１
！流があり、その結果として逆バイアス安全動作領域が
狭くなる。(a) After MOSFET 9 is turned off and the emitter of bipolar transistor 3 is cut off, reverse bias 1 flows through the collector base-Zener diode due to the accumulated charge of the bipolar transistor.
! current, resulting in a narrowing of the reverse bias safe operating area.
（ｂ） ターンオフ時の蓄積時間中にバイポーラトラ
ンジスタ３を流れるコレクタ′Ｒ流がツェナーダイオー
ド８を介してバイパスされるので、このツェナーダイオ
ード８のツェナー電圧が高いほど電力損失が増大する。(b) Since the collector 'R current flowing through the bipolar transistor 3 during the accumulation time at turn-off is bypassed via the Zener diode 8, the higher the Zener voltage of the Zener diode 8, the greater the power loss.
ここで、ターンオン時にベース電流がツェナーダイオー
ド８を介してバイパスされないように、ツェナーダイオ
ード８のツェ＋−［圧はバイポーラトランジスタ３のベ
ース−エミッタ間の飽和電圧とＭＯＳＦＥＴ９のドレイ
ン−ソース閣の電圧降下との和以上に設定されている。Here, in order to prevent the base current from being bypassed through the Zener diode 8 at turn-on, the Zener diode 8's voltage is determined by the saturation voltage between the base and emitter of the bipolar transistor 3 and the voltage drop between the drain and source of the MOSFET 9. is set to be greater than or equal to the sum of
したがって、ターンオフ時の蓄積時間でのツェナーダイ
オード８における電力損失はどうしても大きくなる。Therefore, the power loss in the Zener diode 8 during the accumulation time at turn-off inevitably becomes large.
（ｃ ） ＭＯＳＦＥＴ２．９のフィードバックキャ
パシタンス（ゲート−ドレイン閣の容量）とこの回路の
インダクタンスとによって発振回路を構成し、ターンオ
ン時に発振して素子が壊れる可能性がある。(c) The feedback capacitance (gate-drain capacitance) of MOSFET 2.9 and the inductance of this circuit constitute an oscillation circuit, and there is a possibility that the device will oscillate and break when turned on.
（ｄ ’） ＭＯＳＦＥＴ９のオン抵抗による電圧降
下とバイポーラトランジスタ３の飽和電圧降下との和に
よりオン状態の電力損失が高い。(d') The power loss in the on state is high due to the sum of the voltage drop due to the on resistance of the MOSFET 9 and the saturation voltage drop of the bipolar transistor 3.
（ｅ ） ＭＯＳＦＥＴ２．９とバイポーラトランジ
スタ３とを要するので、チップサイズが大きくなる。ま
た、ハイブリッドで組合わせたＢｉＭＯ８素子の中では
その外形は一番大きい。(e) Since MOSFET 2.9 and bipolar transistor 3 are required, the chip size becomes large. Moreover, its external size is the largest among the BiMO8 elements combined in a hybrid.
また、第３図〜第６図に用いられるＭＯＳＦＥＴの共通
の問題点がある。Furthermore, there is a common problem with the MOSFETs used in FIGS. 3 to 6.
第７図は従来用いられているＭＯＳＦＥＴの断面構造を
示す図である。以下、第７図を参照してその構造、動作
および問題点について説明する。FIG. 7 is a diagram showing a cross-sectional structure of a conventionally used MOSFET. The structure, operation, and problems will be explained below with reference to FIG.
ｎ−型半導体基板２２の一方表面に、互いに分離された
ｐ全島領域２３が形成される。ｐ全島領域２３に互いに
分離されてソース領域となるｎ＋型型数散層２４形成さ
れる。隣接するｐ型島晴域２３の閣の領域（島分離領域
と記す）上には、ｎ＋＋域２４にまで延びるようなゲー
ト電極２７が絶縁膜、たとえば二酸化シリコン１１１２
６を介して形成される。ゲート電極２７はたとえばポリ
シリコンで形成され、絶縁膜２６で覆われる。さらに、
ソース電極ｊ１３０が全表面を覆うように形成される。P whole island regions 23 separated from each other are formed on one surface of the n-type semiconductor substrate 22 . An n + -type scattered layer 24 is formed in the entire p-island region 23 to be separated from each other and serve as a source region. A gate electrode 27 extending to the n++ region 24 is formed on an insulating film, for example, silicon dioxide 1112, on a region (referred to as an island isolation region) of the adjacent p-type island region 23.
Formed via 6. Gate electrode 27 is made of polysilicon, for example, and covered with insulating film 26 . moreover,
A source electrode j130 is formed to cover the entire surface.
ソース電極層３０上には、図示していないが、たとえば
リンガラスからなる保ｆｓＩＩ！が形成される。Although not shown, on the source electrode layer 30 there is a protective layer fsII! made of, for example, phosphorus glass. is formed.
基板２２の他方表面にはｎ＋層２１．導電膜２０が形成
されてドレイン電極を形成する。ｐ全島領域２３の中央
部は、周辺部よりも深く形成される。On the other surface of the substrate 22 is an n+ layer 21. A conductive film 20 is formed to form a drain electrode. The central part of the p-total island region 23 is formed deeper than the peripheral part.
これはｎ”１１２４−Ｅｌ型島領域２３−ｎ−ＩＱ域２
２が形成する寄生トランジスタの効果を防ぐためである
。ｐ全島領域２３がブレーナ型ＭＯ８Ｆ−ＥＴの基板に
相当し、ｎ−領域２２がドレイン領域となる。次に動作
について説明する。This is n”1124-El type island region 23-n-IQ region 2
This is to prevent the effect of the parasitic transistor formed by 2. The p whole island region 23 corresponds to the substrate of the Brehner type MO8F-ET, and the n- region 22 becomes the drain region. Next, the operation will be explained.
ゲート電極２７へ正電圧を与えると、ゲート電極２７下
のｐ型ｆ＃域にチャネルが形成されん１０ＳＦＥＴがオ
ン状態となる。電流はソース電極３〇−ｎ＋型領領域２
４チャネル部分−〇−型領領域２２経路を流れる。この
とき、ｐ型島領域２３の中央部はその周辺部より深く形
成されており、この結果ｐ型動領域周辺部には電流が流
れず、図の斜線部分で示されるＷ４域を電流が流れる。When a positive voltage is applied to the gate electrode 27, a channel is formed in the p-type f# region under the gate electrode 27, and the 10SFET is turned on. The current flows through the source electrode 30-n+ type region 2
Flows through the 4-channel portion-〇-type region 22 path. At this time, the central part of the p-type island region 23 is formed deeper than its peripheral part, and as a result, no current flows in the peripheral part of the p-type dynamic region, but the current flows in the W4 region shown by the shaded area in the figure. .
したがって、電流の流れない無駄な部分がかなりあるこ
とにより、ＭＯＳＦＥＴのオン状態時のソース−ドレイ
ン間の抵抗Ｒｏｓも理想値よりも高くなる。Therefore, since there is a considerable amount of waste where no current flows, the resistance Ros between the source and drain when the MOSFET is in the ON state also becomes higher than the ideal value.
以上のように従来のスイッチング素子および回路構成に
おいては種々の問題点があった。As described above, conventional switching elements and circuit configurations have various problems.
それゆえ、この発明の目的は上述の欠点を除去し、１０
０ｋＨｚ以上の高周波動作が可能なインバータ装置やチ
ョッパ装置を実現することのできる半導体装置を提供す
ることである。It is therefore an object of this invention to eliminate the above-mentioned drawbacks and to
It is an object of the present invention to provide a semiconductor device capable of realizing an inverter device or a chopper device capable of high frequency operation of 0 kHz or higher.
［問題点を解決するための手段］
大電力用拡散型ＭＯ８ＦＥＴにおいて、第２導電型島領
域内に形成された複数個の第１導電型拡散導電領域の形
状を、互いに近接する部分がゲート電極に近い部分より
も深くなるようにし、さらにこれらの第１導電型拡散領
域の間の領域上に第２電極層を設け、第２電極層を第１
電極層、典型的にはソース電極層と絶縁膜により分離す
る。[Means for Solving the Problems] In a high-power diffused MO8FET, the shape of the plurality of first conductivity type diffused conductive regions formed in the second conductivity type island region is such that the mutually adjacent portions are gate electrodes. Further, a second electrode layer is provided on the region between these first conductivity type diffusion regions, and the second electrode layer is deeper than the first conductivity type diffusion region.
An electrode layer, typically a source electrode layer, is separated by an insulating film.
特定的には、ゲート電極と第２電極とをダイオードを介
して電気的に接続する。好ましくは、ダイオードは定電
圧ダイオードと高速スイッチングダイオードとを含むク
ランプ用ダイオードである。Specifically, the gate electrode and the second electrode are electrically connected via a diode. Preferably, the diode is a clamping diode including a constant voltage diode and a fast switching diode.
［作用］
第２電極層を第２導電型島領域に接続し、かつ第１導電
型拡散領域の一部を深く形成し、第１導電型拡散領域と
第１導電型半導体基板との距離を小さくしているので、
第１導電型拡散領域−第２導電型島領域−第１導電型半
導体基板とでバイポーラトランジスタが形成されること
になり、ＭＯＳＦＥＴとバイポーラトランジスタとを内
蔵する半導体装置が得られる。[Operation] The second electrode layer is connected to the island region of the second conductivity type, and a part of the first conductivity type diffusion region is formed deeply, and the distance between the first conductivity type diffusion region and the first conductivity type semiconductor substrate is increased. Because it is small,
A bipolar transistor is formed by the first conductivity type diffusion region, the second conductivity type island region, and the first conductivity type semiconductor substrate, and a semiconductor device incorporating a MOSFET and a bipolar transistor is obtained.
また、外部回路としてゲート電極と第２電極層。Also, a gate electrode and a second electrode layer as an external circuit.
典型的にはベース電極層とをダイオード、好ましくはク
ランプ用ダイオードを用いて電気的に接続しているので
以下の作用が可能となる。Typically, the base electrode layer is electrically connected using a diode, preferably a clamping diode, so that the following effects are possible.
（１） ＭＯＳＦＥＴとバイポーラトランジスタとが
並列に接続され、かつモノリシックに構成されるので、
同じ電流電圧クラスの半導体装置とチップサイズが変わ
らず、かつ大電流高電圧素子として使用可能となる。(1) Since the MOSFET and bipolar transistor are connected in parallel and configured monolithically,
The chip size remains the same as that of a semiconductor device of the same current and voltage class, and it can be used as a large current, high voltage element.
（２） ＭＯＳＦＥＴのゲート電極と第２Ｎ極層との
間にクランプ用ダイオードを設けているので、１個の小
さな駆動回路で駆動可能となる。(2) Since a clamp diode is provided between the gate electrode of the MOSFET and the second N-pole layer, it can be driven with one small drive circuit.
（３） ゲート電極−第２１１極磨間に用いられるクラ
ンプダイオードによってバイポーラトランジスタが順飽
和あるいは活性領域で動作するので、蓄積電荷が少なく
なり、バイポーラトランジスタの逆バイアスペース電流
が非常に少なくなり、逆バイアス安全動作領域が広くな
る。(3) The clamp diode used between the gate electrode and the 211th pole causes the bipolar transistor to operate in the forward saturation or active region, so the stored charge is small, and the reverse bias space current of the bipolar transistor is very small. The bias safe operating area becomes wider.
（４） ＭＯＳＦＥＴとバイポーラトランジスタとを
並列に接続し、かつバイポーラトランジスタを準飽和ま
たは活性領域で動作させているので、８３１１スイッチ
ング動作が可能となる。(4) Since the MOSFET and the bipolar transistor are connected in parallel and the bipolar transistor is operated in the quasi-saturation or active region, 8311 switching operation is possible.
［発明の実施例］
以下、この発明の一実施例について第１図および第２図
を参照して説明する。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to FIGS. 1 and 2.
第１図はこの発明の一実施例であるモノリシックに構成
されたＭＯＳＦＥＴとバイポーラトランジスタとからな
る半導体装置の断面構造図と外部回路の接続とを示した
図である。ここで、半導体装置はソースアイランドの周
辺に沿って切断されている。まず、半導体装置の構造に
ついて説明する。ｎ＋層２１とｎ＋層２１上に形成され
るｎ一層２２とで構成されるドレイン層と、ｎ一層２２
に形成されるｐ゛型型鋼領域２３がまず設けられる。FIG. 1 is a diagram showing a cross-sectional structure of a semiconductor device including a monolithically constructed MOSFET and a bipolar transistor, which is an embodiment of the present invention, and connections to an external circuit. Here, the semiconductor device is cut along the periphery of the source island. First, the structure of the semiconductor device will be explained. A drain layer composed of an n+ layer 21 and an n-layer 22 formed on the n+ layer 21;
First, a p-type steel region 23 formed in the p-type steel region 23 is provided.
この製造方法は従来の方法を用いて行なわれる。This manufacturing method is carried out using conventional methods.
また、ｐ型島領域２３の中央部はその周辺部より深く形
成されている。次に、ｐ型動領域２３内にソース領域と
なるｎ＋型型数散層複数個（図においては２個）が設け
られる。この発明の特徴として０１層２４が互いに近接
する部分はその反対側より深く形成される。ｐ型動領域
間のｎ一層（分離領域）上に絶縁膜２６を介してたとえ
ばポリシリコンからなるゲート電極２７が設けられる。Further, the central portion of the p-type island region 23 is formed deeper than its peripheral portion. Next, a plurality of n+ type scattering layers (two in the figure) are provided in the p type dynamic region 23 to serve as source regions. A feature of this invention is that the portions where the 01 layers 24 are close to each other are formed deeper than the opposite sides. A gate electrode 27 made of polysilicon, for example, is provided on the n layer (separation region) between the p-type dynamic regions with an insulating film 26 interposed therebetween.
このゲート電極２７はｎ＋層２４上にまで達するように
設けられる。また、ｎ中層２４の間のｐ型動領域＠離領
域）上にベース電極となる電極８２８が設けられる。ベ
ース電１ｍ２Ｂとゲート電極２７とは各々絶縁膜２６で
覆われる。この次に、露出した全表面をソース電極３０
で覆う。さらに、ソースｆｆｉ極１１３０上には、たと
えばリンガラスからなる保ｌｌ躾が設けられる。ｒｌ”
１１２１の他方表面にはドレイン電極８２０が形成され
ろ。上述の構造ｋｍ（！５ イＴ、ｎ−１１１１２２と
ｒｌ”１１２１とがＭＯＳ ＦＥＴのドレイン１１￥域
とバイポーラトランジスタのコレクタ領域とになる。ｐ
型島領域２３はバイボーラトランスタのベースＷ４域と
ＭＯＳＦＥＴの基板に相当する領域となる。ｎ”Ｈ２４
はＭＯＳ ＦＥＴのソースとバイポーラトランジスタの
エミッタ領域とになる′。This gate electrode 27 is provided so as to reach above the n+ layer 24. Further, an electrode 828 serving as a base electrode is provided on the p-type dynamic region (separate region) between the n-middle layers 24 . The base electrode 1m2B and the gate electrode 27 are each covered with an insulating film 26. Next, the entire exposed surface is connected to the source electrode 30.
cover with Further, on the source ffi pole 1130, a retainer made of, for example, phosphor glass is provided. rl”
A drain electrode 820 is formed on the other surface of 1121. The above structure km(!5 IT, n-111122 and rl"1121 become the drain 11\ region of the MOS FET and the collector region of the bipolar transistor.p
The mold island region 23 corresponds to the base W4 region of the bibolar transistor and the substrate of the MOSFET. n”H24
becomes the source of the MOS FET and the emitter region of the bipolar transistor.
さらに、この半導体ＩＩＩをスイッチング素子として用
いるために外部回路として、コレクタ／ドレイン電極２
０とエミッタ／ソース電極３０との間には、コレクタ／
ドレイン電極２０からみて電気的に逆方向にフリーホイ
ールダイオード５が設けられる。また、ベース電極２８
とゲート電極端子２９との間には、ベース電極２８から
みて電気的に逆方向に高速スイッチングダイオード１１
と電気的に順方向に定電圧ダイオード（ツェナーダイオ
ード）１０とが直列に接続され、かつダイオード１０．
１１と並列に高速ダイオード１２がベース電極２８から
みて電気的に順方向に接続される。Furthermore, in order to use this semiconductor III as a switching element, a collector/drain electrode 2 is added as an external circuit.
0 and the emitter/source electrode 30.
A freewheeling diode 5 is provided in an electrically opposite direction when viewed from the drain electrode 20. In addition, the base electrode 28
A high-speed switching diode 11 is connected between the gate electrode terminal 29 and the gate electrode terminal 29 in an electrically opposite direction when viewed from the base electrode 28.
and a constant voltage diode (Zener diode) 10 are electrically connected in series in the forward direction, and the diode 10.
A high-speed diode 12 is electrically connected in parallel with the base electrode 11 in the forward direction when viewed from the base electrode 28 .
第２図は第１図の半導体装置および外部回路の等価回路
を示す図である。第２図において、ＭＯ８ＦＥＴ４０と
バイポーラトランジスタ５０とが並列に接続され、駆動
回路１からの駆動パルスはゲート電極端子２９とエミッ
タ／ソース電極３０との間に与えられる。ここで、Ｃ／
Ｄ端子はＭＯＳＦＥＴのドレインとバイポーラトランジ
スタのコレクタとの接続点を示し、Ｅ／Ｓ端子はＭＯ３
ＦＥＴ４０のソースとバイポーラトランジスタ５０のエ
ミッタとの接続端子を示す。以下、第１図および第２図
を参照してこの半導体装置および回路の動作について説
明する。FIG. 2 is a diagram showing an equivalent circuit of the semiconductor device and external circuit of FIG. 1. In FIG. 2, an MO8FET 40 and a bipolar transistor 50 are connected in parallel, and a drive pulse from a drive circuit 1 is applied between a gate electrode terminal 29 and an emitter/source electrode 30. Here, C/
The D terminal indicates the connection point between the drain of the MOSFET and the collector of the bipolar transistor, and the E/S terminal indicates the connection point between the MOSFET drain and the bipolar transistor collector.
A connection terminal between the source of FET 40 and the emitter of bipolar transistor 50 is shown. The operation of this semiconductor device and circuit will be described below with reference to FIGS. 1 and 2.
駆動回路１からの正電圧パルスがＭＯ８ＦＥＴ４０のゲ
ート電極端子２９とエミッタ／ソース電極３０との間に
与えられる。このパルス電圧のレベルがＭＯ８ＦＥＴ４
０のしきい値電圧レベルを越えると、ＭＯ８ＦＥＴ４０
のゲート２７下のｐ型鋼域が反転して０層となってＭＯ
８ＦＥ丁４０のチャネルが形成され、ＭＯ３ＦＥＴ４０
がターンオンする。Ｃ／Ｄ端子とＥ／Ｓ端子との闇の電
圧降下はＭＯ３ＦＥＴ４０のオン抵抗とドレイン電流と
で決定される。次に、駆動回路１からの入力パルス電圧
のレベルがツェナーダイオード１０のツェナー降伏電圧
と高速スイッチングダイオード１１の順電圧降下とバイ
ポーラトランジスタ５０のベース−エミッタ間の順電圧
降下との和（以下、ゲート−ベース間電圧降下ＶａＢと
記す）を越えると、駆動回路１からの入力パルス電圧が
ツェナーダイオード１０と高速スイッチングダイオード
１１を介してベースｍ＊となってバイポーラトランジス
タ５０のベース２８に与えられる。バイポーラトランジ
スタ５０の内部では、ベース電流はほとんどＰベース層
（ｐ型島領域）２３とｎ４型工ミツタ層２４との間に流
れ、ベース−エミッタ間が飽和してバイポーラトランジ
スタ５０がバイポーラ動作でターンオンする。このとき
、既にＭ ＯＳ Ｆ Ｅ Ｔ ４０はターンオンしてい
るので、Ｃ／Ｄ端子−Ｅ／Ｓ端子間の電圧は低く、バイ
ポーラトランジスタのベース−コレクタ間に流れるベー
スＩ！流は通常の場合よりかなり少ないか場合によって
全く流れない。したがって、バイポーラトランジスタ５
０は準飽和または活性領域でスイッチング動作し、高速
スイッチング動作が可能となる。このとき、流れる電流
は第１図の斜線で示される部分であり、ｎ一層２２の大
部分を流れることによりその抵抗値Ｒｏｔ（ソース−ド
レイン間抵抗）も小さくなる。このようにすることによ
り、バイポーラトランジスタ４０の蓄積時間を数１０ナ
ノ秒以下にすることが十分可能である。ここで、上述の
ターンオンメカニズムに要求される条件として、ゲート
−ベース間電圧降下ＶＧＩＩはＭＯ３ＦＥＴ４０のゲー
ト−ソース間のしきい値電圧より高くなければならない
。すなわち、ＭＯＳＦＥＴ４０をバイポーラトランジス
タ５０より先にターンオンさせる必要ある。A positive voltage pulse from the drive circuit 1 is applied between the gate electrode terminal 29 and the emitter/source electrode 30 of the MO8FET 40. The level of this pulse voltage is MO8FET4
When the threshold voltage level of 0 is exceeded, MO8FET40
The p-type steel region under the gate 27 is reversed and becomes a 0 layer, and the MO
A channel of 8FE 40 is formed, MO3FET 40
turns on. The voltage drop between the C/D terminal and the E/S terminal is determined by the on-resistance and drain current of the MO3FET 40. Next, the level of the input pulse voltage from the drive circuit 1 is determined by the sum of the Zener breakdown voltage of the Zener diode 10, the forward voltage drop of the high-speed switching diode 11, and the forward voltage drop between the base and emitter of the bipolar transistor 50 (hereinafter referred to as gate voltage). -Base voltage drop (denoted as VaB), the input pulse voltage from the drive circuit 1 becomes the base m* via the Zener diode 10 and the high-speed switching diode 11, and is applied to the base 28 of the bipolar transistor 50. Inside the bipolar transistor 50, most of the base current flows between the P base layer (p-type island region) 23 and the n4-type active layer 24, and the base-emitter region is saturated and the bipolar transistor 50 is turned on in bipolar operation. do. At this time, since the MOS FET 40 has already been turned on, the voltage between the C/D terminal and the E/S terminal is low, and the base I! flowing between the base and collector of the bipolar transistor is low. The flow is much less than normal or in some cases not at all. Therefore, bipolar transistor 5
0 performs switching operation in the quasi-saturation or active region, allowing high-speed switching operation. At this time, the current that flows is shown in the shaded area in FIG. 1, and as it flows through most of the n-layer 22, its resistance value Rot (source-drain resistance) also decreases. By doing so, it is fully possible to reduce the storage time of the bipolar transistor 40 to several tens of nanoseconds or less. Here, as a condition required for the turn-on mechanism described above, the gate-base voltage drop VGII must be higher than the gate-source threshold voltage of the MO3FET 40. That is, it is necessary to turn on the MOSFET 40 before the bipolar transistor 50.
次に、ターンオフさせるためには、駆動回路１からＧ／
Ｂ端子（ＭＯＳＦＥＴ４０のゲートとバイポーラトラン
ジスタ５０のベースとの接続点）とＥ／Ｓ端子との間に
負電圧パルスを印加すれば、ＭＯＳＦＥＴ４０およびバ
イポーラトランジスタ５０は共にターンオフする。この
とき、バイポーラトランジスタは準飽和あるいは活性領
域で動作しているので、蓄積時間は非常に短く、ターン
オフ時に通常の場合流れる逆バイアスベース電流はほと
んど流れない。したがって、逆バイアス安全動作領域も
通常のバイポーラトランジスタのそれよりも広くなる。Next, in order to turn off the G/
When a negative voltage pulse is applied between the B terminal (the connection point between the gate of MOSFET 40 and the base of bipolar transistor 50) and the E/S terminal, both MOSFET 40 and bipolar transistor 50 are turned off. At this time, since the bipolar transistor operates in a quasi-saturated or active region, the storage time is very short, and almost no reverse bias base current, which normally flows during turn-off, flows. Therefore, the reverse bias safe operation area is also wider than that of a normal bipolar transistor.
上記実施例においては、バイポーラトランシタをｎｐｎ
型とし、ＭＯＳＦＥＴをｎチャネルＭ Ｏ５ＦＥＴとし
ているが、その導電型はこれに限定されないことは言う
までもない。In the above embodiment, the bipolar transistor is npn
Although the MOSFET is an n-channel MOSFET, it goes without saying that the conductivity type is not limited thereto.
さらに、外部回路のダイオードの接続は上記実施例と同
様の効果を有するものであれば、他の接続構成であって
もよいことは言うまでもない。Furthermore, it goes without saying that the connection of the diodes in the external circuit may be any other connection configuration as long as it has the same effect as in the above embodiment.
なおさらに、上記実施例においてはｐ型島領域内に２個
のｎ＋型領領域形成されており、ｎ＋型領領域互いに近
接する部分をその周辺部分よりも深く形成している。し
かし、この発明はＭＯＳ ＦＥＴの寄生トランジスタを
積極的に利用するものであり、その配置および構成は、
寄生トランジスタを積極的に利用するものであればこの
上記実施例の配置に限定されないことは言うまでもない
。Furthermore, in the above embodiment, two n+ type regions are formed within the p type island region, and the portions of the n+ type regions that are close to each other are formed deeper than the peripheral portions thereof. However, this invention actively utilizes the parasitic transistor of the MOS FET, and its arrangement and configuration are as follows:
Needless to say, the arrangement is not limited to the above embodiment as long as the parasitic transistor is actively utilized.
［発明の効果］
以上のように、この発明によれば、ＭＯＳＦＥＴの寄生
トランジスタを積極的に利用して、ＭＯＳＦＥＴとバイ
ポーラトランジスタとを内蔵する半導体装置をモノリシ
ックに構成することができる。また、一実施例としてＭ
ＯＳＦＥＴとバイポーラトランジスタとを並列に接続し
、ＭＯＳ Ｆ ＥＴのゲートとバイポーラトランジスタ
のベースとをダイオードを介して接続しているので、小
形でかつ高速動作が可能なスイッチング素子が得られる
。したがって、たとえば１００Ａ、１００ＯＶクラスの
スイッチング素子としてインバータ装置やチョッパ装置
に適用した場合、１００ｋＨｚ以上で高周波動作が可能
なインバータ装置またはチョッパ装置を得ることが可能
となる。[Effects of the Invention] As described above, according to the present invention, it is possible to monolithically configure a semiconductor device incorporating a MOSFET and a bipolar transistor by actively utilizing the parasitic transistor of the MOSFET. In addition, as an example, M
Since the OSFET and the bipolar transistor are connected in parallel, and the gate of the MOSFET and the base of the bipolar transistor are connected via a diode, a switching element that is small and capable of high-speed operation is obtained. Therefore, when applied to an inverter device or chopper device as a 100 A, 100 OV class switching element, for example, it becomes possible to obtain an inverter device or chopper device capable of high frequency operation at 100 kHz or higher.
第１図はこの発明の一実施例である半導体装置の断面構
造図および外部接続回路を示す図である。
第２図は第１図に示される半導体装置の等価回路図であ
る。第３図は従来のダーリントンＢｉＭＯ８素子を用い
たスイッチング素子の回路図である。
第４図は従来のカスコード接続されたＢｉ ＭＯ３素子
を用いたスイッチング素子の回路図である。
第５図は従来の４端子並列Ｂｉ ＭＯＳスイッチング素
子の回路図である。第６図は従来の合成り１Ｍ０Ｓスイ
ツチング素子の回路図である。第７図は従来のＭＯＳＦ
ＥＴの断面構造を示す図である。
図において、１は駆動回路、５はフリーホイールダイオ
ード、１０はツェナーダイオード、１１゜１２は高速ス
イッチングダイオード、２０はコレクタ、／ドレイン電
極層、２１はｎ＋層、２２はｎ一層、２３はｐ型島領域
、２４はｎ＋＋領域、２６は酸化膜、２７はゲート電極
層、２８はベース電極、２９はゲート電極端子、３０は
ソース／エミッタ電極、１００はモノリシックで構成さ
れたＭＯＳＦＥＴ−とバイポーラトランジスタからなる
半導体装置。
なお、図中、同符号は同一または相当部分を示す。FIG. 1 is a cross-sectional structural diagram of a semiconductor device according to an embodiment of the present invention and a diagram showing an external connection circuit. FIG. 2 is an equivalent circuit diagram of the semiconductor device shown in FIG. 1. FIG. 3 is a circuit diagram of a switching element using a conventional Darlington BiMO8 element. FIG. 4 is a circuit diagram of a switching element using conventional cascode-connected Bi MO3 elements. FIG. 5 is a circuit diagram of a conventional 4-terminal parallel Bi MOS switching element. FIG. 6 is a circuit diagram of a conventional synthetic 1M0S switching element. Figure 7 is a conventional MOSF
It is a figure showing the cross-sectional structure of ET. In the figure, 1 is a drive circuit, 5 is a freewheel diode, 10 is a Zener diode, 11 and 12 are high-speed switching diodes, 20 is a collector/drain electrode layer, 21 is an n+ layer, 22 is an n layer, and 23 is a p type 24 is an n++ region, 26 is an oxide film, 27 is a gate electrode layer, 28 is a base electrode, 29 is a gate electrode terminal, 30 is a source/emitter electrode, 100 is a monolithically constructed MOSFET- and a bipolar transistor. A semiconductor device. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (6)
離して形成される複数個の第２導電型の第１の島領域と
、各々の前記第１の島領域内に互いに分離して形成され
る複数個の第１導電型の第２の島領域と、前記第１の島
領域の分離領域上に第１の絶縁膜を介して少なくとも前
記第１島領域上にまで延びるように形成される制御電極
層と、前記制御電極層と第２の絶縁膜を介して分離され
かつ少なくとも前記第２島領域上に形成される第１電極
層とを備え、他方表面が第２電極層を備える半導体装置
であつて、 前記第２島領域の互いに近接する部分を前記制御電極層
に近い部分よりも深く形成し、かつ前記第２島領域の分
離領域上に前記第１電極層と第３の絶縁膜により分離さ
れる第３の電極層を形成し、 それによって、金属酸化膜電界効果型トランジスタとバ
イポーラトランジスタとを内蔵するようにした半導体装
置。(1) One surface of the semiconductor substrate of the first conductivity type has a plurality of first island regions of the second conductivity type formed separately from each other, and a plurality of first island regions of the second conductivity type formed separately from each other. a plurality of second island regions of the first conductivity type formed by forming a plurality of second island regions; a first electrode layer separated from the control electrode layer via a second insulating film and formed at least on the second island region, the other surface of which is the second electrode layer. A semiconductor device comprising: a portion of the second island region that is close to each other is formed deeper than a portion that is close to the control electrode layer; and the first electrode layer and the first electrode layer are formed on a separation region of the second island region. A semiconductor device in which a third electrode layer is formed separated by a third insulating film, thereby incorporating a metal oxide film field effect transistor and a bipolar transistor.
極層はベース電極である、特許請求の範囲第１項記載の
半導体装置。(2) The semiconductor device according to claim 1, wherein the second island region is a source region and the third electrode layer is a base electrode.
続される、特許請求の範囲第１項または第２項記載の半
導体装置。(3) The semiconductor device according to claim 1 or 2, wherein the control electrode layer and the third electrode layer are electrically connected.
る、特許請求の範囲第３項記載の半導体装置。(4) The semiconductor device according to claim 3, wherein the electrical connection is made via a diode.
電気的に逆方向に少なくとも１個の定電圧ダイオードと
、順方向に高速スイッチングダイオードとを直列に接続
し、この直列体に並列に前記制御電極層からみて電気的
に逆方向に高速スイッチングダイオードを接続して行な
われる、特許請求の範囲第４項記載の半導体装置。(5) The diode connection is formed by connecting at least one constant voltage diode in series in an electrically reverse direction and a high-speed switching diode in a forward direction when viewed from the control electrode layer, and connecting the control diode in parallel to this series body. 5. The semiconductor device according to claim 4, which is implemented by connecting a high-speed switching diode in an electrically opposite direction when viewed from the electrode layer.
１電極層からみて電気的に順方向に少なくとも１個のフ
リーホィールダイオードがさらに接続される、特許請求
の範囲第５項記載の半導体装置。(6) At least one freewheel diode is further connected between the first electrode layer and the second electrode layer in an electrically forward direction when viewed from the first electrode layer. 1. Semiconductor device described in Section 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068154A JPS61225854A (en) | 1985-03-29 | 1985-03-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068154A JPS61225854A (en) | 1985-03-29 | 1985-03-29 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225854A true JPS61225854A (en) | 1986-10-07 |
Family
ID=13365539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068154A Pending JPS61225854A (en) | 1985-03-29 | 1985-03-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225854A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461940A (en) * | 1987-09-02 | 1989-03-08 | Fuji Electric Co Ltd | Semiconductor element |
| US11776953B2 (en) | 2021-03-31 | 2023-10-03 | Honda Motor Co., Ltd. | BiMOS semiconductor device |
-
1985
- 1985-03-29 JP JP60068154A patent/JPS61225854A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461940A (en) * | 1987-09-02 | 1989-03-08 | Fuji Electric Co Ltd | Semiconductor element |
| US11776953B2 (en) | 2021-03-31 | 2023-10-03 | Honda Motor Co., Ltd. | BiMOS semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6114727A (en) | Semiconductor device | |
| JP3262579B2 (en) | Metal oxide semiconductor field effect transistor circuit | |
| JP4632068B2 (en) | Semiconductor device | |
| EP0190931B1 (en) | Monolithic bipolar mos switching device | |
| JPH06125078A (en) | Semiconductor device | |
| JPH0575110A (en) | Semiconductor device | |
| JP3149773B2 (en) | Insulated gate bipolar transistor with current limiting circuit | |
| JP3444263B2 (en) | Insulated gate semiconductor device with built-in control circuit | |
| JP3123309B2 (en) | Semiconductor device with sensor element | |
| US5298770A (en) | Power switching MOS transistor | |
| JPH0654796B2 (en) | Composite semiconductor device | |
| US6242967B1 (en) | Low on resistance high speed off switching device having unipolar transistors | |
| JPS61225854A (en) | Semiconductor device | |
| JPH0817234B2 (en) | Semiconductor integrated circuit | |
| JP3199857B2 (en) | Conductivity modulation type MOSFET | |
| US5045909A (en) | Power switching semiconductor device | |
| JPH0366816B2 (en) | ||
| JP2728453B2 (en) | Output circuit | |
| JPH047592B2 (en) | ||
| JPS59103425A (en) | Switching device | |
| JPH01133413A (en) | Composite semiconductor device | |
| JP3279281B2 (en) | Semiconductor integrated circuit device | |
| JPH03148873A (en) | Lateral type conductivity modulation mosfet | |
| JP3300563B2 (en) | Insulated gate power semiconductor device | |
| JPH0645592A (en) | Composite type semiconductor device |