JPS6122291Y2 - - Google Patents

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JPS6122291Y2
JPS6122291Y2 JP18218579U JP18218579U JPS6122291Y2 JP S6122291 Y2 JPS6122291 Y2 JP S6122291Y2 JP 18218579 U JP18218579 U JP 18218579U JP 18218579 U JP18218579 U JP 18218579U JP S6122291 Y2 JPS6122291 Y2 JP S6122291Y2
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diode
amplifier
differential amplifier
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signal
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Description

【考案の詳細な説明】 本考案はピークホールド回路に関し、とくに、
リニアリテイにすぐれ、入力信号レベルに一致し
た出力が得られるピークホールド回路に関する。
[Detailed description of the invention] The present invention relates to a peak hold circuit, and in particular,
The present invention relates to a peak hold circuit that has excellent linearity and can provide an output that matches the input signal level.

ピークホールド回路は入力信号を受けてこれを
一定値に保持するもので、種々の信号処理回路に
用いられている。
A peak hold circuit receives an input signal and holds it at a constant value, and is used in various signal processing circuits.

第1図はこのようなピークホールド回路であつ
て、1は差動増幅器で正側入力端子に信号が印加
され、負側入力端子に出力端子は直接接続され
る。1aは信号入力端子である。2はダイオー
ド、3はコンデンサ、4は抵抗、5は出力端子で
ある。
FIG. 1 shows such a peak hold circuit, and numeral 1 denotes a differential amplifier to which a signal is applied to its positive input terminal, and whose output terminal is directly connected to its negative input terminal. 1a is a signal input terminal. 2 is a diode, 3 is a capacitor, 4 is a resistor, and 5 is an output terminal.

第2図aに示すような電圧波形の信号V1が端
子1aに加わると、周知のように差動増幅器の
正、負側入力端子間電圧はほぼ等しいためこの差
動増幅器1の出力V2はV2=V1となる。このよう
な信号V1が入力すると、ダイオード2を介して
コンデンサ3に電荷が蓄積される。この時ダイオ
ード2のカソード側、つまり出力端子5の電圧
V3はダイオード2の順方向電圧降下分だけアノ
ード側電圧V2(従つて入力信号電圧V1)より低く
なる。入力信号電圧V1がピーク値V11以下になる
期間T1中はコンデンサ3に蓄積された電荷は並
列抵抗4の抵抗値で定まる時定数で放出されるが
この時定数が十分大きければ出力端子5の電圧は
ほぼ一定V01(=V11−VD,VD:ダイオード2の
降下電圧)であり、次に前記ピーク値V11以上の
レベルの信号が入力する期間T2までこのレベル
V01が保持される。(第2図b) 期間T2においては、ピーク値V12の信号が入力
するため差動増幅器1の出力側からダイオード2
を経由してコンデンサ3に電流が供給され、電荷
がこのコンデンサ3に蓄積されるため出力端子5
の電圧は上昇し、前述と同様にして一定値V02
(=V12−VD)を保持する。(第2図b)このよう
にして、入力信号のピーク値に対応したレベルの
出力が保持されることになるが、ダイオード2の
順方向電圧降下分だけ入力信号電圧より出力信号
電圧は低下する。
When a signal V 1 with a voltage waveform as shown in FIG . becomes V 2 =V 1 . When such a signal V 1 is input, charge is accumulated in the capacitor 3 via the diode 2 . At this time, the voltage on the cathode side of diode 2, that is, the voltage at output terminal 5
V 3 becomes lower than the anode side voltage V 2 (therefore, the input signal voltage V 1 ) by the forward voltage drop of the diode 2. During the period T1 in which the input signal voltage V1 is below the peak value V11 , the charge accumulated in the capacitor 3 is released with a time constant determined by the resistance value of the parallel resistor 4, but if this time constant is large enough, the output terminal The voltage of V 5 is almost constant V 01 (=V 11 −V D , V D : voltage drop across diode 2), and remains at this level until the next period T 2 when a signal at a level equal to or higher than the peak value V 11 is input.
V 01 is retained. (Figure 2b ) During period T2, a signal with a peak value of V12 is input, so diode 2 is connected from the output side of differential amplifier 1.
Current is supplied to the capacitor 3 via the capacitor 3, and the charge is accumulated in the capacitor 3, so the output terminal 5
The voltage increases and remains constant at a constant value V 02 in the same way as before.
(=V 12 −V D ) is maintained. (Figure 2b) In this way, the output level corresponding to the peak value of the input signal is maintained, but the output signal voltage is lower than the input signal voltage by the forward voltage drop of diode 2. .

この点を改善するため、第3図に示すように、
差動増幅器1の出力端子と電源6の間にダイオー
ド7と抵抗8の直列回路を挿入し、差動増幅器1
の負側入力端子と、この直列回路のダイオード7
と抵抗8の接続Aを直接接続する。
In order to improve this point, as shown in Figure 3,
A series circuit of a diode 7 and a resistor 8 is inserted between the output terminal of the differential amplifier 1 and the power supply 6, and the differential amplifier 1
the negative input terminal of , and the diode 7 of this series circuit.
and connection A of resistor 8 are directly connected.

9は電流調整抵抗である。 9 is a current adjustment resistor.

接続点Aの電圧VAは入力信号電圧V1に等しい
ためダイオード7のアノード側電圧はV1+VD
なる。従つてダイオード2のカソード側電圧つま
り出力端子5の電圧はV1となる。ところで入力
信号レベルの変化に出力信号レベルを追随させる
必要がある。即ち出力信号レベルV0はV0=kV1
(k:定数)で表される必要があり、このリニア
リテイ調整のための低抗、の値を設定する。
Since the voltage V A at the connection point A is equal to the input signal voltage V 1 , the anode side voltage of the diode 7 becomes V 1 +V D. Therefore, the voltage on the cathode side of the diode 2, that is, the voltage at the output terminal 5 becomes V1 . However, it is necessary to cause the output signal level to follow changes in the input signal level. That is, the output signal level V 0 is V 0 = kV 1
It needs to be expressed as (k: constant), and the value of low resistance for this linearity adjustment is set.

しかしこのようなリニアリテイ調整が行われる
よう抵抗の値を設定するとインピーダンス条件が
変化し前述のように入力信号レベルV1と出力信
号レベルV0とが一致せず、正確なピークホール
ドが行われない欠点があつた。
However, if the value of the resistor is set to perform such linearity adjustment, the impedance conditions will change, and as mentioned above, the input signal level V 1 and the output signal level V 0 will not match, and accurate peak hold will not be performed. There were flaws.

本考案はかかる点に鑑みなされたもので、リニ
アリテイにすぐれ、かつ入力信号のピーク値に一
致したレベルの出力が得られるピークホールド回
路を提供することを目的とし、差動増幅器と該差
動増幅器の出力端子に順方向に接続された第1の
ダイオードと該第1のダイオードのカソード端子
とアース間に設けられたコンデンサと抵抗の並列
回路と、前記差動増幅器と前記第1のダイオード
の接続点と直流電源の出力端子間に設けられた2
つの抵抗の直列接続されたリニアリテイ調整回路
と、該直列回路の抵抗接続点と、前記差動増幅器
の出力端子の間に逆方向に接続された第2のダイ
オードとを具え、前記差動増幅器の負側入力端子
を前記リニアリテイ調整回路の抵抗接続点に接続
し、該差動増幅器の正側入力端子にピークホール
ドすべき入力信号を印加するようにしたピークホ
ールド回路において、前記第1のダイオードのカ
ソード側に該第1のダイオードのカソード端子に
現われる信号を増幅する増幅器を設け該増幅器の
出力端子よりピークホールド信号を得るようにし
たことを特徴とする。
The present invention has been made in consideration of the above points, and aims to provide a peak hold circuit which is excellent in linearity and can obtain an output level that coincides with the peak value of an input signal, and which comprises a differential amplifier, a first diode connected in a forward direction to the output terminal of the differential amplifier, a parallel circuit of a capacitor and a resistor provided between the cathode terminal of the first diode and ground, and a second diode connected between the connection point of the differential amplifier and the first diode and the output terminal of a DC power supply.
a linearity adjustment circuit in which two resistors are connected in series, and a second diode connected in reverse between the resistor connection point of the series circuit and the output terminal of the differential amplifier, the negative input terminal of the differential amplifier is connected to the resistor connection point of the linearity adjustment circuit, and an input signal to be peak-held is applied to the positive input terminal of the differential amplifier, wherein an amplifier for amplifying a signal appearing at the cathode terminal of the first diode is provided on the cathode side of the first diode, and a peak hold signal is obtained from the output terminal of the amplifier.

第4図は本考案の一実施例構成図であつて、第
3図と同等部分には同一符号を付した。
FIG. 4 is a configuration diagram of one embodiment of the present invention, and the same parts as in FIG. 3 are given the same reference numerals.

第4図において10は増幅器であつて、ダイオ
ード2のカソード側に、この増幅器10の入力端
子が接続される。この増幅器10の増幅度は1/k
に設定されている。
In FIG. 4, 10 is an amplifier, and the input terminal of this amplifier 10 is connected to the cathode side of the diode 2. The amplification degree of this amplifier 10 is 1/k
is set to .

この回路において、第3図に関連して述べたよ
うに抵抗8,9によつてリニアリテイ調整が行わ
れており入力端子1aに加わる入力信号レベル
V1に対して増幅器10の入力端子に加わる信号
レベルV1はV1=kV1で表される。この信号が増幅
器10に入力1/k倍に増幅されると、増幅器10
の出力V4はV4=1/k(kV1)=V1となり、出力信号 レベルV4は入力端子1aに加わる入力信号レベ
ルV1に一致する。
In this circuit, as described in connection with FIG. 3, linearity adjustment is performed by the resistors 8 and 9, and the input signal level applied to the input terminal 1a is
The signal level V 1 applied to the input terminal of the amplifier 10 with respect to V 1 is expressed as V 1 =kV 1 . When this signal is amplified by 1/k times the input to the amplifier 10, the amplifier 10
The output V 4 of is V 4 =1/k(kV 1 )=V 1 , and the output signal level V 4 matches the input signal level V 1 applied to the input terminal 1a.

以上の説明から明らかなように本考案に係るピ
ークホールド回路は、リニアリテイにすぐれてい
る他、入力信号のレベルに一致した信号を出力
し、正確な信号処理を行える利点がある。
As is clear from the above description, the peak hold circuit according to the present invention not only has excellent linearity but also has the advantage of outputting a signal that matches the level of the input signal and performing accurate signal processing.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のピークホールド回路の構成図、
第2図は第1図に示したピークホールド回路の動
作説明図、第3図は従来のピークホールド回路の
構成図、第4図は本考案の一実施例構成図であ
る。 1:差動増幅器、2:ダイオード、3:コンデ
ンサ、4:抵抗、5:出力端子、7:ダイオー
ド、8,9:抵抗、10:増幅器。
Figure 1 is a configuration diagram of a conventional peak hold circuit.
FIG. 2 is an explanatory diagram of the operation of the peak hold circuit shown in FIG. 1, FIG. 3 is a block diagram of a conventional peak hold circuit, and FIG. 4 is a block diagram of an embodiment of the present invention. 1: differential amplifier, 2: diode, 3: capacitor, 4: resistor, 5: output terminal, 7: diode, 8, 9: resistor, 10: amplifier.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 差動増幅器と、該差動増幅器の出力端子に順方
向に接続された第1のダイオードと該第1のダイ
オードのカソード端子とアース間に設けられたコ
ンデンサと抵抗の並列回路と、前記差動増幅器と
前記第1のダイオードの接続点と直流電源の出力
端子間に設けられた2つの抵抗が直列接続された
リニアリテイ調整回路と、該直列回路の抵抗の接
続点と、前記差動増幅器の出力端子の間に逆方向
に接続された第2のダイオードとを具え、前記差
動増幅器の負側入力端子を前記リニアリテイ調整
回路の抵抗接続点に接続し、該差動増幅器の正側
入力端子にピークホールドすべき入力信号を印加
するようにしたピークホールド回路において、前
記第1のダイオードのカソード側に該第1のダイ
オードのカソード端子に現われる信号を増幅する
増幅器を設け該増幅器の出力端子よりピークホー
ルド信号を得るようにしたことを特徴とするピー
クホールド回路。
a differential amplifier; a first diode forwardly connected to the output terminal of the differential amplifier; a parallel circuit of a capacitor and a resistor provided between the cathode terminal of the first diode and ground; a linearity adjustment circuit in which two resistors are connected in series between a connection point between an amplifier and the first diode and an output terminal of a DC power supply; a connection point between the resistors of the series circuit; and an output of the differential amplifier. a second diode connected in the opposite direction between the terminals, a negative input terminal of the differential amplifier is connected to a resistance connection point of the linearity adjustment circuit, and a second diode is connected to the positive input terminal of the differential amplifier. In a peak hold circuit configured to apply an input signal to be peak held, an amplifier is provided on the cathode side of the first diode to amplify a signal appearing at the cathode terminal of the first diode, and the peak hold is applied from the output terminal of the amplifier. A peak hold circuit characterized in that a hold signal is obtained.
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