JPS61222100A - 半導体メモリの試験方法 - Google Patents
半導体メモリの試験方法Info
- Publication number
- JPS61222100A JPS61222100A JP60064568A JP6456885A JPS61222100A JP S61222100 A JPS61222100 A JP S61222100A JP 60064568 A JP60064568 A JP 60064568A JP 6456885 A JP6456885 A JP 6456885A JP S61222100 A JPS61222100 A JP S61222100A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- test
- cells
- memory
- test pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体メモリの試験方法に関し、特にはデー
タの書込み及び読出し時におけるメモリセル間の干渉に
よる不良を検査する方法に関する。
タの書込み及び読出し時におけるメモリセル間の干渉に
よる不良を検査する方法に関する。
／を叩の脛興）
この発明は、メモリセルの幾何学的配置に注目して、特
定の注目セルに対してその注目セルを取り囲む隣接メモ
リセルとの間でデータの書込み読出しを行ない、マトリ
ックス配置の各メモリセルを順次注目セルに設定して、
同様のメモリ動作を繰り返すことに□よって半導体メモ
リを試験して不良メモリを検出する。
定の注目セルに対してその注目セルを取り囲む隣接メモ
リセルとの間でデータの書込み読出しを行ない、マトリ
ックス配置の各メモリセルを順次注目セルに設定して、
同様のメモリ動作を繰り返すことに□よって半導体メモ
リを試験して不良メモリを検出する。
〈従来の技術〉
半導体集積回路で構成されたランダムアクセスメモリ（
ＤＲＡＭ）は、装置を完成する過程でメモリ容量Ｎビッ
トの各ビットが正常に動作するか否かが試験される。こ
のような不良モードを効率よく検出するために従来から
種々のパターンが考案されているが、その中でも代表的
なパターンとしてはＮ系、Ｎ 系及びＮ−Ｖ２系等の各
種試験パターンが提案されている。
ＤＲＡＭ）は、装置を完成する過程でメモリ容量Ｎビッ
トの各ビットが正常に動作するか否かが試験される。こ
のような不良モードを効率よく検出するために従来から
種々のパターンが考案されているが、その中でも代表的
なパターンとしてはＮ系、Ｎ 系及びＮ−Ｖ２系等の各
種試験パターンが提案されている。
即ちＮ系は、例えばＮビット全てにデータを書き込んだ
後、Ｎビットの内容を読出すことによって不良を検出す
る。この場合テストパターン長はＮ＋Ｎ＝２Ｎとなり、
データをして＠Ｏ″及び″ｌ″の２通りを実行するとし
ても４Ｎになる。
後、Ｎビットの内容を読出すことによって不良を検出す
る。この場合テストパターン長はＮ＋Ｎ＝２Ｎとなり、
データをして＠Ｏ″及び″ｌ″の２通りを実行するとし
ても４Ｎになる。
次にＮ２系は、あるビットを固定し、その固定ビットと
残りの（Ｎ−１）ビットとの間で読み書きを繰返して実
行する。例えばあるビットを０１として残りをＣ２ｒ
Ｃ３・・・ｃＮとすると、ビットＣ１のデータを読み続
いてピッ）Ｃ２を読み出しだ後再びビットＣ１を読み、 Ｃ，→Ｃ２→Ｃ１→Ｃ３・・・・・→ＣＮ−１→Ｃ１→
ｃＮのように固定ビットに戻りながら読み出しを実行す
る。従って固定ビットに対して（Ｎ＋Ｎ−１）回の動作
を実行し、固定ビットをＣ１〜ｃＮまで順次変えてゆく
ことにより、総テストパターン長はＮ（Ｎ＋Ｎ−１）＝
２Ｎ −Ｎとなる。
残りの（Ｎ−１）ビットとの間で読み書きを繰返して実
行する。例えばあるビットを０１として残りをＣ２ｒ
Ｃ３・・・ｃＮとすると、ビットＣ１のデータを読み続
いてピッ）Ｃ２を読み出しだ後再びビットＣ１を読み、 Ｃ，→Ｃ２→Ｃ１→Ｃ３・・・・・→ＣＮ−１→Ｃ１→
ｃＮのように固定ビットに戻りながら読み出しを実行す
る。従って固定ビットに対して（Ｎ＋Ｎ−１）回の動作
を実行し、固定ビットをＣ１〜ｃＮまで順次変えてゆく
ことにより、総テストパターン長はＮ（Ｎ＋Ｎ−１）＝
２Ｎ −Ｎとなる。
旦
更にＮ２系は、Ｎ 系における固定ビットとのデータの
読み書きを実行するメモリセルを、正方形の一辺のみに
固定して行なう試験パターンで、このときのテストパタ
ーン長はＮ （婿＋籍−１）＝２Ｎ暑−Ｎになる。
読み書きを実行するメモリセルを、正方形の一辺のみに
固定して行なう試験パターンで、このときのテストパタ
ーン長はＮ （婿＋籍−１）＝２Ｎ暑−Ｎになる。
〈発明が解決しようとする問題点〉
提案されている上述のような試験パターンでテストする
場合、メモリセル間におけるデータの相互干渉等による
不良を厳密に検査するパターンとしては、Ｎ 系或いは
ＮＦ２系が望ましい。
場合、メモリセル間におけるデータの相互干渉等による
不良を厳密に検査するパターンとしては、Ｎ 系或いは
ＮＦ２系が望ましい。
しかしながら例えば上記Ｎ２系を使用した場合、６４Ｋ
ＤＲＡＭのパターンでは、サイクルタイムを５００ｎｓ
とすると ｔ＝（２ｘ６ｓｓａｓｘ２ｓａ−６５５３６）Ｘ５００
〜１６．７秒 旦 となる。またＮ２系の代表的な試験パターンであるスラ
イディングダイアゴナルを例にとると、２５６にビット
のＤＲＡＭではＮ＝２６２，１４４であす、従ってテス
トパターン長は（４Ｎ２＋７Ｎ２）Ｘ２岬１．０７４Ｘ
１０ となる。同様にサイクルタイムｔ＝５００ｎ
ｓとすると１つの半導体メモリをテストするために約９
分の時間を要することになり、実用的とはいえず、近年
のように半導体メモリの大容量化が進むに伴って短時間
で且つ不良検出率の高い試験パターンが望まれていた。
ＤＲＡＭのパターンでは、サイクルタイムを５００ｎｓ
とすると ｔ＝（２ｘ６ｓｓａｓｘ２ｓａ−６５５３６）Ｘ５００
〜１６．７秒 旦 となる。またＮ２系の代表的な試験パターンであるスラ
イディングダイアゴナルを例にとると、２５６にビット
のＤＲＡＭではＮ＝２６２，１４４であす、従ってテス
トパターン長は（４Ｎ２＋７Ｎ２）Ｘ２岬１．０７４Ｘ
１０ となる。同様にサイクルタイムｔ＝５００ｎ
ｓとすると１つの半導体メモリをテストするために約９
分の時間を要することになり、実用的とはいえず、近年
のように半導体メモリの大容量化が進むに伴って短時間
で且つ不良検出率の高い試験パターンが望まれていた。
〈問題点を解決するための手段〉
半導体メモリに生じるデータのセル間干渉は大部分の場
合隣接セル間で起っている。従ってこの発明は、セルを
取り囲む近接セルとの幾何学的関係に注目し、１つのメ
モリセルとその周囲に位置するセルに限定してその間で
、中心部のメモリセルを一方の相手とし周囲の複数のメ
モリセルを他方の相手としてデータの書込み読出しを行
なうビンボンパターンを採る試験方法である。
合隣接セル間で起っている。従ってこの発明は、セルを
取り囲む近接セルとの幾何学的関係に注目し、１つのメ
モリセルとその周囲に位置するセルに限定してその間で
、中心部のメモリセルを一方の相手とし周囲の複数のメ
モリセルを他方の相手としてデータの書込み読出しを行
なうビンボンパターンを採る試験方法である。
〈作 用〉
最もデータのセル間干渉の起り易い幾何学的に隣接した
メモリセル間でテストを実行するため、不良の検出率を
損うことがなく、その１各ビットに対しては周辺ビット
とのピンポンパターンで済むためテストパターン長とし
ては２７Ｎｘ２＝５４Ｎとなり、２５６ＫＤＲＭではｔ
＝５００ｎｓとすれば約１３０ｍ５でテストを実行する
ことができる。
メモリセル間でテストを実行するため、不良の検出率を
損うことがなく、その１各ビットに対しては周辺ビット
とのピンポンパターンで済むためテストパターン長とし
ては２７Ｎｘ２＝５４Ｎとなり、２５６ＫＤＲＭではｔ
＝５００ｎｓとすれば約１３０ｍ５でテストを実行する
ことができる。
〈実施例〉
第１図は、従来から実用化されている半導体基板に形成
されたダイナミックＲＡＭの模式図で直交するビット線
Ｂ １ ＋ Ｂ ２・・・とワード線ｗ１．ｗ２・・・
に対してメモリセルＣ１ｊが形成されている。該メモリ
セルＣ１ｊの作成にあたっては、半導体基板の利用率を
高めて集積化を図るために、図に示す如く、幾何学的に
同一列に配置された。メモリセルｃｉ１〜ｃｉぎ は、
電気的には隣接するセル間で異なるビット線に交互に接
続される。このような配置構造を採る半導体メモリにお
いて、１つの注目セルＣ３３を設定すると、該注目セル
Ｃ３３を取り囲む隣接セルとしては周囲に８個のメモリ
セルＣ２２゜Ｃ２３＊Ｃ２４ｔＣ３２、ｃａ４ｅｃ４２
＋Ｃ４３ｔｃ４４ が存在する。
されたダイナミックＲＡＭの模式図で直交するビット線
Ｂ １ ＋ Ｂ ２・・・とワード線ｗ１．ｗ２・・・
に対してメモリセルＣ１ｊが形成されている。該メモリ
セルＣ１ｊの作成にあたっては、半導体基板の利用率を
高めて集積化を図るために、図に示す如く、幾何学的に
同一列に配置された。メモリセルｃｉ１〜ｃｉぎ は、
電気的には隣接するセル間で異なるビット線に交互に接
続される。このような配置構造を採る半導体メモリにお
いて、１つの注目セルＣ３３を設定すると、該注目セル
Ｃ３３を取り囲む隣接セルとしては周囲に８個のメモリ
セルＣ２２゜Ｃ２３＊Ｃ２４ｔＣ３２、ｃａ４ｅｃ４２
＋Ｃ４３ｔｃ４４ が存在する。
尚上記８個のメモリセルと注目セルＣａａとの関係は幾
何学的には第１図に示すような隣接関係になるが、ビッ
ト線との電気的な接続関係からみれば注目セルＣ３３と
８個の周辺メモリセルＣとの関係は第２図に示すような
関係になり、メモリセルＣ２２とメモリセルＣ２４につ
いては一見隣接関係にないかのように見える。しかし幾
何学的な位置関係については第１図に示すように隣接関
係にあり、従って次に説明するデータのセル間干渉のテ
スト実行にあたっては、注目セルＣ３３に対して８個の
メモリセルＣ２２＋ Ｃ２３＋Ｃ２４＋Ｃ３２５Ｃ３４
＋Ｃ４２＋Ｃ４３＋ Ｃ４４を隣接セルとして干渉試験
を実行する。
何学的には第１図に示すような隣接関係になるが、ビッ
ト線との電気的な接続関係からみれば注目セルＣ３３と
８個の周辺メモリセルＣとの関係は第２図に示すような
関係になり、メモリセルＣ２２とメモリセルＣ２４につ
いては一見隣接関係にないかのように見える。しかし幾
何学的な位置関係については第１図に示すように隣接関
係にあり、従って次に説明するデータのセル間干渉のテ
スト実行にあたっては、注目セルＣ３３に対して８個の
メモリセルＣ２２＋ Ｃ２３＋Ｃ２４＋Ｃ３２５Ｃ３４
＋Ｃ４２＋Ｃ４３＋ Ｃ４４を隣接セルとして干渉試験
を実行する。
上記９個のメモリセルＣ２２〜Ｃ２４ＩＣ３２〜Ｃ３４
゜Ｃ４２〜Ｃ４４を挙げてテスト工程を次に説明する。
゜Ｃ４２〜Ｃ４４を挙げてテスト工程を次に説明する。
■ まずテストを実行するにあたって、容量Ｎビットの
半導体メモリにバックグランドとしてのデータ１Ｄ′を
書込む。
半導体メモリにバックグランドとしてのデータ１Ｄ′を
書込む。
■ 選択した９個のセルの内、中央に位置するメモリセ
ルＣ３３を注目セルとしてデータ”Ｄ”を書込む。
ルＣ３３を注目セルとしてデータ”Ｄ”を書込む。
■ 周囲のセル群の１つのメモリセルＣ２３にデータ”
Ｄ″を書込む。
Ｄ″を書込む。
■ 上記注目セルＣ３３のデータ“Ｄ”を読む。
■ 周辺メモリセルＣ２３に書込まれた上記データ“Ｄ
”を読む。
”を読む。
■ 注目セルＣ３３を固定したまま周囲メモリセルをＣ
２４５Ｃ３４＋Ｃ４４＋Ｃ４３＋Ｃ４２ｙｃ３２ ＋Ｃ
２２に順次変えて上記テスト工程■、■及び■を繰返し
実行する。
２４５Ｃ３４＋Ｃ４４＋Ｃ４３＋Ｃ４２ｙｃ３２ ＋Ｃ
２２に順次変えて上記テスト工程■、■及び■を繰返し
実行する。
■ 上記各周囲メモリセルとの間でデータの読出／書込
みを実行した後注目セルＣ３３にバックグランドと同じ
内容のデータ“Ｄ”を書込む。
みを実行した後注目セルＣ３３にバックグランドと同じ
内容のデータ“Ｄ”を書込む。
■ 注目セルを順次変えてＮビットの夫々を注目セルに
設定しながら上記テスト工程■〜■を実行する。
設定しながら上記テスト工程■〜■を実行する。
■ バックグランドをデータ１Ｄ″に変えて上記テスト
工程■〜■を実行する。
工程■〜■を実行する。
上記テスト工程■〜■を実行することによって、半導体
メモリを構成するＮビットの夫々について、隣接するメ
モリセル間でデータ干渉が生じている場合にはテスト実
行過程で検出することができ、半導体メモリの良、不良
を検出することができる。
メモリを構成するＮビットの夫々について、隣接するメ
モリセル間でデータ干渉が生じている場合にはテスト実
行過程で検出することができ、半導体メモリの良、不良
を検出することができる。
上記実施例の如く隣接セルに注目したテスト工程■〜■
では、テストパターン長は、２７ＮＸ２＝５４Ｎとなり
、例えばサイクル時間ｔ＝５００ｎｓをもつ２５６ＫＤ
ＲＡＭを対象としたテストでは所要時間は約１３０ｍ５
となる。
では、テストパターン長は、２７ＮＸ２＝５４Ｎとなり
、例えばサイクル時間ｔ＝５００ｎｓをもつ２５６ＫＤ
ＲＡＭを対象としたテストでは所要時間は約１３０ｍ５
となる。
旦
尚Ｎ２系のテストパターンを利用した場合には上述のよ
うに約９分のテスト時間を要したが、本実施例では約１
８０ｍ５に過ぎない。
うに約９分のテスト時間を要したが、本実施例では約１
８０ｍ５に過ぎない。
本実施例では干渉が最も支配的となる隣接セルの関係を
選んでテストしているため、所要時間の割には信頼でき
るテスト結果を得ることができる。
選んでテストしているため、所要時間の割には信頼でき
るテスト結果を得ることができる。
〈発明の効果〉
以上本発明によれば、不良検出の確率をほとんど低下さ
せることなくテスト時間の短縮を図ることができ、半導
体メモリの集積度の上昇に対応した簡易な試験方法を得
ることができる。
せることなくテスト時間の短縮を図ることができ、半導
体メモリの集積度の上昇に対応した簡易な試験方法を得
ることができる。
第１図は本発明による一実施例を説明するための半導体
メモリの模式図、第２図は同半導体メモリの各セルを電
気的な関係から配置した図である。 Ｂ１〜Ｂ４ ：ビット線 Ｗ１〜Ｗ５ ：ワード線ｃｉ
ｉ〜Ｃ５５：メモリセル Ｃ３３：注目セル Ｃ２２゜
Ｃ２３＋Ｃ２４＋Ｃ３２＋Ｃ３４ｒｃ４２ ＋Ｃ４３＋
Ｃ４４’周辺メモリセル 代理人 弁理士 福 士 愛 彦（他２名）−〜
つ １！ 〜 鳴 領 哨 δＧ” ｃｃ４Ｑ：ｌａ３４
メモリの模式図、第２図は同半導体メモリの各セルを電
気的な関係から配置した図である。 Ｂ１〜Ｂ４ ：ビット線 Ｗ１〜Ｗ５ ：ワード線ｃｉ
ｉ〜Ｃ５５：メモリセル Ｃ３３：注目セル Ｃ２２゜
Ｃ２３＋Ｃ２４＋Ｃ３２＋Ｃ３４ｒｃ４２ ＋Ｃ４３＋
Ｃ４４’周辺メモリセル 代理人 弁理士 福 士 愛 彦（他２名）−〜
つ １！ 〜 鳴 領 哨 δＧ” ｃｃ４Ｑ：ｌａ３４
Claims (1)
- 【特許請求の範囲】 １）Ｎビットメモリセルがマトリックスに配置された半
導体メモリを試験する方法において、メモリセルの１つ
を注目セルに設定し、 該注目セルを一方の相手とし注目セルを取り囲む幾何学
的に隣接するメモリセルを他方の相手として、他方の相
手を順次変化させながらデータの書込み読出しを実行し
、 半導体メモリの各メモリセルを順次注目セルとして上記
データの書込み読出しを行うことを特徴とする半導体メ
モリの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064568A JPS61222100A (ja) | 1985-03-26 | 1985-03-26 | 半導体メモリの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064568A JPS61222100A (ja) | 1985-03-26 | 1985-03-26 | 半導体メモリの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222100A true JPS61222100A (ja) | 1986-10-02 |
Family
ID=13261963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064568A Pending JPS61222100A (ja) | 1985-03-26 | 1985-03-26 | 半導体メモリの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007055068A1 (ja) * | 2005-11-14 | 2007-05-18 | Mitsubishi Electric Corporation | メモリ診断装置 |
-
1985
- 1985-03-26 JP JP60064568A patent/JPS61222100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007055068A1 (ja) * | 2005-11-14 | 2007-05-18 | Mitsubishi Electric Corporation | メモリ診断装置 |
| US7966531B2 (en) | 2005-11-14 | 2011-06-21 | Mitsubishi Electric Corporation | Memory diagnosis apparatus |
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