JPS61214295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
周辺回路がＥＣＬ回路を含み、メモリアレイがＣＭＯ３
回路によって構成されたスタティック型ＲＡＭ　（ラン
ダム・アクセス・メモリ）に利用して有効な技術に関す
るものである。

〔背景技術〕

ＣＭ　ＯＳスタティック型ＲＡＭ　（ランダム　アクセ
ス　メモリ）をＥＣＬ　（エミッタ　カップルド　ロジ
ック）回路により直接アクセスするようにしたＣＭＯ３
ＥＣＬコンパチブルＲＡＭが、アイニスニスシー　ダイ
ジェスト　オブ　テクニカル　ペーパーズ（ＩＳＳＣＤ
ＩＧＥＳ１’　ＯＦ　ＴＥＣＪＩＮＩＣＡＬＰＡＩＩ！
Ｒ５）誌の１９８２年、２月号、　ｐｐ２４８〜２４９
によって公知である。また、ＣＭＯＳスタティック型Ｒ
ＡＭの高速化のために、バイポーラ型トランジスタを用
いたものが特開昭５６−５８１９３号公報、日経マグロ
ウヒル社１９８４年５月２１日付「日経エレクトロニス
クコ頁１９８等により提案されている。

本願出願人においては、ＣＭＯＳスタティック型ＲＡＭ
の高速化のために、アドレスバッファ及びデータ入出力
回路の一部にバイポーラ型トランジスタにより構成され
たＥＣＬ回路を組み込んだＲＡＭを既に開発した。この
ようなＥＣＬ回路とＣＭＯ３回路とを組み合わせたＲＡ
Ｍおいて、ＥＣＬ回路側は、その動作電流が定電流源に
よって規定されるため、電源電圧の変動に対して消費電
流と動作速度がはソ′一定になる。これに対して、ＣＭ
ＯＳ回路側は、電源電圧の上昇とともに動作電流が増大
し、動作速度も速くなる。したがって、ＲＡＭ全体とし
ての性能である消費電流は上限電源電圧による比較的大
きな消費電流により決定されるのに対して、動作速度は
下限電源電圧による比較的遅い動作速度により決定され
てしまうという不都合が生じる。

〔発明の目的〕

この発明の目的は、動作速度と消費電力の電源依存性を
減少させた半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＥＣＬ側回路の動作電流を電源電圧の上昇に
伴って減少させることにより、ＣＭＯＳ回路側の動作電
流の増大を補償するとともに、上記電源電圧の上昇によ
るＣＭＯＳ回路側の動作速度の高速化によりＥＣＬ側回
路の動作速度の低下を補償して、ＲＡＭ全体として消費
電力と動作速度の電源依存性を減少させるものである。

（実施例〕 第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知の集積
回路技術によって１個の単結晶シリコンのような半導体
基板上に形成される。なお、同図において、Ｐチャンネ
ルＭＯ３ＦＥＴは、そのソース・ドレイン間に直線を付
加することによってＮチャンネル型と区別している。

メモリセルＭＣは、その１つの具体的回路が代表として
示されており、Ｎチャンネル型の記憶用ＭＯ５ＦＥＴＱ
Ｉ、Ｑ２のゲートとドレインは、互いに交差結線される
。特に制限されないが、上記ＭＯＳＦＥＴＱ１．Ｑ２の
ドレインと電源電圧Ｖｃｃとの間には、情報保持用のポ
リ　（多結晶）シリコン層で形成された高抵抗Ｒ１，Ｒ
２が設けられる。上記ＭＯ３ＦＥＴＱ１．Ｑ２の共通接
続点と相補データ線ＤＯ，ＤＯとの間にＮチャンネル型
伝送ゲートＭＯ３ＦＥＴＱ３．Ｑ４が設けられる。他の
メモリセルＭＣも相互において同様な回路構成にされて
いる。これらのメモリセルは、マトリックス状に配置さ
れている。同じ行に配置されたメモリセルの伝送ゲート
ＭＯ３ＦＥＴＱ３゜Ｑ４等のゲートは、それぞれ例示的
に示された対応するワード線Ｗ　Ｏ＋　Ｗ　ｎ等に共通
に接続され、同じ列に配置されたメモリセルの入出力端
子は、それぞれ例示的に示された対応する一対の相補デ
ータ（又はビット）線ＤＯ，丁０及びＤｉ、ＤＩ等に接
続される。

上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯＳ　Ｆ　ＥＴＱｌがオフ
状態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。

言い換えると、上記抵抗Ｒ１は、ＭＯＳ　Ｆ　ＥＴＱ　
１のドレインリーク電流によってＭＯ３ＦＥＴＱ２のゲ
ート容Ｍ（図示しない）に蓄積されている情報電荷が放
電させられてしまうのを防ぐ程度の電流供給能力を持つ
ようにされる。なお、上記抵抗Ｒ１，Ｒ２に代え、Ｐチ
ャンネルＭＯ５ＦＥＴを用いるものであってもよい。

上記メモリアレイＭ−ＡＲＹにおける代表として示され
た一対の相補データ線ＤＯ，Ｄｏと電源電圧Ｖｃｃとの
間には、特に制限されないが、Ｎチャンネル負荷ＭＯ３
ＦＥＴＱ５．Ｑ６が設けられる。他の代表として示され
た相補データ線ＤＩ。

″５１にも同様なＭＯＳＦＥＴＱ７．Ｇ８が設けられる
。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成
された出力信号によって選択される。このことは、池の
ワード線Ｗｎについても同様である。

上記ＸアドレスデコーダＸ　［’＋　ＣＲは、相互にお
いて類似のノアゲート回路Ｇｌ、０２等により構成され
る。これらのノアゲート回路Ｇ１．Ｇ２等の入力端子に
は、後述するように複数ビットからなる外部゛？ドレス
信号ＡＯ〜Ａｔ（図示しない適当な回路装置から出力さ
れたアドレス信号）を受けるＸアドレスバッファＸＡＤ
Ｂで形成された内部相補アドレス信号が所定の組合せに
より印加される。なお、上記ＸアドレスデコーダＸＤＣ
Ｈの単位回路は、それぞれ１つのノアゲート回路ＣＩ。

０２等によって示しているが、アドレスデコーダ全体の
ゲート数を減少させること、及び寄生入力容量を減らす
こと等のため、プレデコーダを配置する等のように複数
段に分割して構成することが望ましい。

上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
ｏ及びＤｉ、丁１は、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ９．ＱＩＯ及びＱｌｌ、Ｇ１２
から構成されたカラムスイッチ回路を介してコモン相補
データ線ＣＤ、ＣＤに接続される。

上記カラムスイッチ回路を構成するＭＯＳ　Ｆ　ＥＴＱ
９．ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれ
ＹアドレスデコーダＹＤＣＲによって形成さた選択信号
が供給される。このＹアト【ノスデコーダＹＤＣＲは、
上記同様な相互において類似のノアゲート回路Ｇ３，０
４等により構成される。

これらのノアゲート回路Ｇ３．０４等には、複数ビット
からなる外部アドレス信号ＡＯ−Ａｊ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＹア
ドレスバッファＹ−ＡＤＢで形成された内部相補アドレ
ス信号が所定の組合せにより印加される。

上記コモン相補データ線ＣＤ、ＣＤは、読み出し回路Ｒ
Ａの入力端子と、書込み回路ＷＡの出力端子に接続され
る。上記読み出し回路ＲＡは、共通相補データ線ＣＤ、
Ｃ万の読み出し信号を増幅するセンスアンプと、ＥＣＬ
出力回路とを含みＥＣＬレベルの読み出し信号を出力端
子Ｄｏｕｔへ送出する。書込み回路ＷＡは、入力端子Ｄ
ｉｎから入力されるＥＣＬレベルの書込みデータ信号を
増幅して、ＣＭＯＳ　Ｌ・ベルの書き込み信号を形成し
て上記共通相補データ線ＣＤ、ＣＤ″に送出する。

タイミング制御回路ＴＣは、外部端子ＷＥ、Ｃ５・らの
制御信号を受けて、上記読み出し回路ＲＡ、書込み回路
ＷＡの動作制御信号等を形成する。

上記ＸアドレスデコーダＸＤＣＲは、その１つの回路（
単４４回路）が代表として示されている。

すなわち、外部端子ＡＯからのアドレス信号は、バイポ
ーラ型トランジスタＴ１、レベルシフトダイオードＤＩ
と、その動作電流を形成する電流源としてのＭＯＳＦＥ
ＴＱＩ３からなるエミッタフォロワ回路を介して、次の
ＥＣＬ回路に供給される。ＥＣＬ回路は、差動トランジ
スタＴ　２　ｒ　７３と、その共通エミッタに設けられ
、その動作電流を形成する電流源としてのＭＯＳＦＥＴ
ＱＩ　４と、上記差動トランジスタＴ２．Ｔ３のコレク
タに設けられた負荷抵抗Ｒ３，Ｒ４とにより構成される
。

上記電流源としてのＭ　ＯＳ　Ｆ　Ｆ、　Ｔ　Ｑ　１３
　、　　Ｑ　１４は、そのゲートに後述する電圧発生回
路からの制御電圧ＶＢが供給されることによって可変電
流を形成する。上記一方の差動トランジスタＴ２のベー
スには、上記エミッタフォロワ回路の出力信号が供給さ
れ、他方の差動トランジスタＴ３のペースには、ロジッ
クスレッショルド電圧としての基準電圧ｖｈｂが供給さ
れる。以上の各回路素子により、入力回路ＩＢが構成さ
れる。

上記入力回路ＴＢＯ差動増幅トランジスタＴ２゜Ｔ３の
コレクタから送出され、外部端子ＡＯから供給されたア
ドレス信号と同相のアドレス信号と逆相のアドレス信号
とからなるＥＣＬレベルの相補信号は、次のレベル変換
回路ＬＶＣによってＣＭＯＳレベルに変換される。すな
わち、上記相補信号は、ＰチャンネルＭＯ３ＦＥＴＱ１
５．Ｑｌ６のゲートに供給される。これらのＭＯＳ　Ｆ
　ＥＴＱ１５．Ｑｌ６のドレインには、電流ミラー形態
にされたＮチャンネルＭＯ５ＦＥＴＱ１？、Ｑｌ８が設
けられる。このようなＭＯ３増幅回路は、上記Ｐチャン
ネルＭＯ３ＦＥＴＱＩ　５とＱｌ６のゲートに互いに逆
相の相補信号が供給されるので、ＭＯ５ＦＥＴＱＩ　５
．Ｑｌ　６のドレイン電流が差動的に流れる。例えば、
ＭＯ３ＦＥＴＱＩ　５の電流が相対的大きくされると、
ＭＯ５ＦＥＴＱ１６の電流は相対的に小さくされる。こ
の場合には上記ＭＯ３ＦＥＴＱＩ　５を通して大きな電
流が電流ミラー形態のＭＯ３ＦＥＴＱＩ　７に供給され
るので、これに従ってＭＯ３ＦＥＴＱＩ　８の電流も大
きくされる。したがって、相補的にＰチャンネルＭＯ３
ＦＥＴＱＩ　６とＮチャンネルＭＯＳ　Ｆ　ＥＴＱｌＢ
が動作させられるので、その出力Ｎ１からははゾ回路の
接地電位のようなロウレベルの出力信号が得られる。ま
た、逆の入力信号によってＭＯ５ＦＥＴＱ１６の電流が
相対的に太き（されると、ＭＯ５ＦＥＴＧ）、１５の電
流が相対的に小さくされる結果、上記電流ミラー形態の
ＭＯ３ＦＥＴＱ１？、Ｑｌ８の動作電流が小さくなり、
出力Ｎ１からははゾ電源電圧Ｖｃｃのようなハイレベル
の出力信号が得られる。

以上のレベル変換回路によって形成された内部アドレス
信号と逆相のアドレス信号（Ｎ２）を形成するため、上
記類イ以のＭＯ５ＦＥＴＱＩ　９〜Ｑ２２により構成さ
れたレベル変換回路が設けりれる。このレベル変換回路
の入力であるＭ　ＯＳ　Ｆ　ＥＴＱ１９．Ｑ１０のゲー
トには、上記の場合と逆相のＥＣＬレベルの相補信号が
供給される。

この実施例では、上記アドレスデコーダを構成する多数
のゲート回路の入力容量からなる比較的大きな容量値の
負荷容量を高速で駆動するため、次の出力回路ＯＢが設
けられる。すなわち、上記レベル変換回路ＬＶＣによっ
て形成された相補信号のうちの一方の出力信号Ｎ１は、
バイポーラ型ＮＰＮ出力トランジスタＴ４のベースに供
給される。この出力トランジスタＴ４は、容量性負荷の
充電を行う、上記出力トランジスタＴ４とカスケード接
続された上記同様な出力トランジスタＴ５は、上記容量
性負荷の放電を行う。この出力トランジスタＴ５を上記
出力トランジスタＴ４に対して相補的に動作させるため
、トランジスタＴ５のベースとコレクタとの間にＭＯ３
ＦＥＴＱ２３が設けられる。このＭＯ３ＦＥＴＱ２３の
ゲートには、上記レベル変換回路ＬＶＣによって形成さ
れた相補信号のうちの他方の出力信号Ｎ２が供給される
。上記出力トランジスタＴ５のベースと負の電源電圧−
Ｖｅｅとの間には、その出力信号ａＯを受けるＭＯＳＦ
ＥＴＱ２４が設けられる。

上記出力信号ａＱと逆相の出力信号ａＯを形成する出力
回路も上記類似のトランジスタＴ６．Ｔ７及びＭＯ３Ｆ
ＥＴＱ２５．Ｑ２６から構成される。ただし、容量性負
荷の充電を行う出力トランジスタＴ６のベースには、上
記他方のレベル変換出力信号Ｎ２が供給され、容量性負
荷の放電を行う出力トランジスタＴ７のベースとコレク
タの間に設けられたＭＯ３ＦＥＴＱ２５のゲートには、
上記一方のレベル変換出力信号Ｎｌが供給される。

この出力回路ＯＢの動作は、次の通りである。

上記一方のレベル変換出力信号Ｎ１がハイレベル（回路
の接地電位）なら、出力トランジスタＴ４はオン状態に
されて、出力信号ａＯをハイレベルにする。この時、他
方のレベル変換出力信号Ｎ２はロウレベル（負の電源電
圧−Ｖｉｅ）であるため、ＭＯ３ＦＥＴＱ２３がオフ状
態にされ、上記出力（ｆｒ号ａＯのハ・ｆレベルによっ
てＭＯ３ＦＥＴＱ２４はオン状態にされる。上記ＭＯ３
ＦＥ′ｒＱ２４のオン状態によって出力トランジスタＴ
５のベースには、はりロウレベルが供給される。これに
より、出力トランジスタＴ５はオフ状態にされる。

したがって、容量性負荷が高速に充電され、出力信号ａ
Ｏは高速にハイレベルに充電される。

上記状態から、上記一方のレベル変換出力信号がＮ１０
ウレベルに、他方のレベル変換出力信号Ｎ２がハイレベ
ルに変化すると、上記一方のレベル変換出力Ｎ１のロウ
レベルによって出力トランジスタＴ４は、オフ状態にさ
れる。上記他方のしベル変換出力信号Ｎ２のハイレベル
によって、ＭＯＳＦＥＴＱ２３はオン状態にされる。こ
のＭＯＳＦＥＴＱ２３のオン状態によって、出力信号ａ
Ｏのハイレベルは、出力トランジスタＴ５のベースに供
給されることによって、この出力トランジスタＴ５をオ
ン状態にさせる。言い換えれば、ＭＯＳＦＥＴＱ２３の
オン状態によって出力トランジスタＴ５は、そのベース
とコレクタが接続されることによって、ダイオード形態
にされ、ハイレベルの出力信号ａＯを高速に放電させる
。この時、出力信号ａＯのハイレベルによってＭＯＳ　
Ｆ　ＥＴＱ２４は、オン状態にされているものであるが
、ＭＯ３ＦＥＴＱ２３に比べてそのコンダクタンスが小
さく設定されていることによって、上記出力トランジス
タＴ５のオン動作を阻害しないようにされる。

上記出力信号ａＯと逆相の出力信号ＴＯを形成する出力
回路の動作は、上記レベル変換出力信号が逆相で供給さ
れることによって、上記の場合とは出力トランジスタＴ
６．Ｔ７が逆にオン／オフ制御される。

なお、出力トランジスタＴ５が飽和領域で駆動されるこ
とを防止するため、ＭＯ３ＦＥＴＱ２３のドレインが回
路の接地電位ではなくトランジスタＴ５のコレクタに接
続され、同様にトランジスタＴ７が飽和領域で駆動され
ることを防止するため、ＭＯＳＦＥＴＱ２５のドレイン
が回路の接地電位ではなく、トランジスタＴ７のコレク
タに接続されている。これによって、スイッチング動作
の高速化を図っている。

この実施例では、アドレスバッファの出力部に電流駆動
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のＭＯＳＦＥＴのゲートに付加されるゲート容量等
の比較的大きな容量値にされた寄生容量の充電／放電を
高速に行うことができる。このような出力回路ＯＢは、
図示しないが上記第１図におけるアドレスデコーダＸＤ
ＣＲ，ＹＤＣＲの出力部、あるいはプレデコーダの出力
部にも設けることによって、メモリアレイの選択動作の
高速化を図ることができる。

この実施例では、上記アドレスバッファにおける入力回
路ＩＮの動作電流を制御するため、次の電圧発生回路が
設けられる。

電圧発注回路は、ＥＣＬレベルの信号を扱う論理回路の
動作電流を制御する電流源制御回路を構成し、電源電圧
−Ｖｅｅの絶対値的な変動に対して逆比例的に変化する
制御電圧ＶＢを形成する。すなわち、回路の接地電位点
と電源電圧−Ｖｅｅとの間には、分圧抵抗Ｒ５，Ｒ６が
設けられる。この分圧抵抗Ｒ５，Ｒ６によって形成され
た分圧電圧は、ＮＰＮトランジスタＴ８のベースに供給
される。このトランジスタＴ８のコレクタとエミッタの
それぞれには、反転増幅回路としての利得設定を行う抵
抗Ｒ７，Ｒ８が設けられる。上記抵抗Ｒ７とＲ８の比を
適当に設定することによって、上記トランジスタＴ８の
コレクタから上記分圧電圧（電源電圧−Ｖｅｅ）の変動
に対して逆比例的に変化する電圧信号が形成される。こ
の電圧信号は、エミッタフォロワトランジスタＴ９のベ
ースに供給される。このトランジスタＴ９のエミッタに
はレベルシフト用ダイオードＤ２．Ｄ３と負荷抵抗ＲＩ
Ｏが直列形態に設けられる。上記トランジスタＴ９のコ
レクタは、特に制限されないが、抵抗Ｒ９を介して回路
の接地電位点に接続される。これによって、上記電圧信
号は、トランジスタＴ９のベース、エミッタ及びダイオ
ードＤ２．Ｄ３を通してレベルシフトされ、上記電流源
としてのＭＯ白ＦＥＴＱ１３．Ｑ１４のゲート等に供給
される制御電圧ＶＢとして送出される。すなわち、この
制御電圧ＶＢは、上記代表として示された単位のアドレ
スバッファにおける入力回路ｒＢの他、同様なアドレス
バッファＸＡＤＢ及びＹＡＤＢの入力回路、書き込み回
路ＷＡ、読み出し回路ＲＡ及び制御回路ＴＣにおけるＥ
ＣＬ回路の動作電流を形成する各ＭＯＳ　Ｆ　ＥＴの制
御電圧として用いられる。

上記電圧発生回路は、電源電圧−ｖｅｅの絶対値的な変
動に対して逆比例的に変化する制御電圧ＶＢを形成して
、各ＥＣＬ回路の動作電流を制御するものである。例え
ば、電源電圧−Ｖｅｅのレベルが絶対値的に太き（され
ると、上記制御電圧ＶＢは、これと逆比例的に絶対値的
に小さくされる。

このような制御電圧ＶＢがそのゲートに供給される電流
源としてのＭＯＳＦＥＴ、ＴＱＩ　３．Ｑｌ　４等は、
その動作電流が小さくされる。

このような可変電流源によりＥＣＬ回路側の動作電流を
設定することにより、例えば上述のように電源電圧−Ｖ
ｅｅの変動に対して、ＥＣＬレベルの信号を扱う各論理
回路の動作電流が減少させられることによって、消費電
流が減少させられるとともにその動作速度が比較的遅（
される。しかしながら、０Ｍ０５回路側においては、そ
の動作電流が増加するとともにその動作速度が速くされ
る。

したがって、ＲＡＭ全体の動作速度と消費電流は、上記
ＥＣＬ回路側とＣＭＯＳ回路側の動作速度と消費電流の
変動が互いに補償しあうようにされる。

この結果、ＲＡＭ全体としては、その動作速度と消費電
流の電源電圧依存性が減少させられる。

第２図には、上記入力回路ＩＢの他の一実施例の回路図
が示されている。この実施例では、第１図に示した上記
ＭＯ３ＦＥＴＱＩ　３．Ｑｌ　４に代え、ＮＰＮ　ｌ−
ランジスタＴＩＯ，Ｔｌｌと、そのエミッタ抵抗Ｒ１１
，Ｒ１２が用いられる。上記トランジスタＴＩＯ，Ｔｌ
ｌは、そのベースに上記制御電圧ＶＢが供給されること
によって、上記同様な可変電流源としての動作を行う。

ただし、ＭＯＳＦＥＴとバイポーラ型トランジスタとで
は、その動作特性が異なることにより、制御電圧ＶＢは
、それぞれの素子特性に従った電圧に設定されるもので
ある。

〔効　果〕

（１）　Ｅ　ＣＬ回路の動作電流を電源電圧の変動に対
して逆比例的に変化させることにより、ＥＣＬ回路とＣ
ＭＯ３回路における動作速度と消費電流とを互いに打ち
消すように作用させることができる。

これによって、ＲＡＭ全体の動作速度と消費電流の電源
電圧依存性が減少されるから、動作の高速化及び／又は
低消費電力化を図ることができるという効果が得られる
。すなわち、動作速度や消費電流が電源依存性を持つと
、前述のようにそのワーストケースによってそれぞれが
決定されてしまうからである。

（２）上記（１１により、動作速度の電源依存性が減少
させられることにより、常にはり一定の動作サイクルで
書き込み／読み出しを行うことができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＥＣＬレベル
の信号をＣＭＯＳレベルに変換するレベル変換回路は、
複数段のＣＭＯＳインバータ回路等を利用するもの等種
々の実施形態を採ることができる。また、その出力回路
は、ＣＭＯＳインバータ回路により構成するものであっ
てもよい。さらに、電源電圧の変動に対して逆比例的に
変化する制御電圧を形成する回路は、何であってもよい
。

〔利用分野〕

この発明は、ＥＣＬ回路とＣＭＯ５回路との組み合わせ
で構成された半導体記憶装置に広（利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その入力回路の他の一実施例を示す回路図である。 ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙアド
レスバッファ、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤ
ＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモリセル、Ｗ
Ａ・・書込み回路、ＲＡ・・読み出し回路、ＴＣ・・タ
イミング制御回路、１Ｂ・入力回路、ＬＶＣ・・レベル
変換回路、ＯＢ・・出力回路 ＶＣ

Claims (1)

1. 【特許請求の範囲】 １、ＥＣＬレベルの外部信号を受ける入力回路と、この
   入力回路の出力信号を受けてＣＭＯＳレベルに変換する
   レベル変換回路と、このレベル変換回路の出力を受けて
   ＣＭＯＳレベルの選択信号を形成するアドレスデコーダ
   回路と、このアドレスデコーダ回路によって選択される
   ＣＭＯＳ構成のメモリアレイと、このメモリアレイから
   の読み出し信号を受けて、外部端子へＥＣＬレベルの読
   み出し信号を送出する出力回路と、上記ＥＣＬレベルの
   信号を扱う論理回路の動作電流を電源電圧の変動に対し
   て逆比例的に制御する電流源制御回路とを含むことを特
   徴とする半導体記憶装置。 ２、上記電流源制御回路は、電源電圧の分圧出力を受け
   て、電源電圧の変動に対して逆比例的な電圧信号を形成
   する反転増幅回路を含むものであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。