JPS61201337A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS61201337A JPS61201337A JP4180785A JP4180785A JPS61201337A JP S61201337 A JPS61201337 A JP S61201337A JP 4180785 A JP4180785 A JP 4180785A JP 4180785 A JP4180785 A JP 4180785A JP S61201337 A JPS61201337 A JP S61201337A
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- JP
- Japan
- Prior art keywords
- address
- output
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- register
- selection circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置のマイクロ命令読
出しの高速化に関するものである。
出しの高速化に関するものである。
マイクロ命令のアドレッシング方式で垂直型と言われる
マイクロプログラム制御装置では。
マイクロプログラム制御装置では。
一般に、ＮＥＸＴアドレスをインクリメントに指定する
事、および条件によってブランチする条件ブランチまた
は無条件にブランチする無条件ブランチによって、決定
している。しかし１条件ブランチでは条件の判別に時間
がかかるため条件ブランチのアドレス決定が遅れる。
事、および条件によってブランチする条件ブランチまた
は無条件にブランチする無条件ブランチによって、決定
している。しかし１条件ブランチでは条件の判別に時間
がかかるため条件ブランチのアドレス決定が遅れる。
従って、命令読出レジスタにマイクロ命令、がセットさ
れてから２条件ブランチで決定された次のマイクロ命令
の読出しまでに時間がかかつていた。即ち、マイクロプ
ログラム制御装置のサイクルタイムが長くなシ、処理が
遅くなる欠点があった。
れてから２条件ブランチで決定された次のマイクロ命令
の読出しまでに時間がかかつていた。即ち、マイクロプ
ログラム制御装置のサイクルタイムが長くなシ、処理が
遅くなる欠点があった。
本発明の目的は、前記欠点を除去し、処理速度の速いマ
イクロプログラム制御装置を提供することにある。
イクロプログラム制御装置を提供することにある。
以下余日
〔問題点を解決するだめの手段〕
本発明は、垂直型のマイクロプログラム制御装置におい
て２条件ブランチで決定されたアドレスでマイクロ命令
を読出すだめの制御記憶部とインクリメント及び無条件
ブランチで決定されたアドレスでマイクロ命令を読出す
ための制御記憶部とを持ち９条件ブランチに対する条件
の判別が定まる前から両方の制御記憶部からそれぞれの
アドレスが決定されたものとしてマイクロ命令の読出し
を開始させる。そして両方の制御記憶部から読出された
２つのマイクロ命令を条件ブランチの判別結果で選択し
てマイクロ命令読出レジスタにセットする。この方式に
よシ条件ブランチの判別時間の期間をマイクロ命令の読
出し時間内に吸収させる事を可能にして。
て２条件ブランチで決定されたアドレスでマイクロ命令
を読出すだめの制御記憶部とインクリメント及び無条件
ブランチで決定されたアドレスでマイクロ命令を読出す
ための制御記憶部とを持ち９条件ブランチに対する条件
の判別が定まる前から両方の制御記憶部からそれぞれの
アドレスが決定されたものとしてマイクロ命令の読出し
を開始させる。そして両方の制御記憶部から読出された
２つのマイクロ命令を条件ブランチの判別結果で選択し
てマイクロ命令読出レジスタにセットする。この方式に
よシ条件ブランチの判別時間の期間をマイクロ命令の読
出し時間内に吸収させる事を可能にして。
サイクルタイムを短縮し前述の欠点を除去する。
即ち９本発明によれば、マイクロ命令を格納する第１及
び第２の制御記憶部と、該第１及び第２の制御記憶部か
ら読出された２つのマイクロ命令を入力とし、いずれか
一方のマイクロ命令を選択して出力する選択回路と、該
選択回路の出力を記憶する命令読出レジスタと、前記第
１の制御記憶部に対応するアドレスレジスタと。
び第２の制御記憶部と、該第１及び第２の制御記憶部か
ら読出された２つのマイクロ命令を入力とし、いずれか
一方のマイクロ命令を選択して出力する選択回路と、該
選択回路の出力を記憶する命令読出レジスタと、前記第
１の制御記憶部に対応するアドレスレジスタと。
該アドレスレジスタの出力と前記命令読出レジスタのア
ドレスフィールドの出力とを入力とし。
ドレスフィールドの出力とを入力とし。
いずれか一方のアドレスを選択して出力するアドレス選
択回路と、該アドレス選択回路の出力に１加算して前記
アドレスレジスタにセットする手段と、上記アドレス選
択回路の出力を前記境部に供給するバスと、前記命令読
出レジスタのアドレスフィールドの内の下位アドレスに
対応する出力を前記第２の制御記憶部に供給するバスと
、前記命令読出レジスタのアドレス制御フィールドに対
応する出力を入力としてアドレス制御を行うアドレス制
御部と、該アドレス制御部から出力される信号によりブ
ランチ条件の適合を判別するブランチ条件判別回路と、
該ブランチ条件判別回路でブランチ条件が成立した時の
み、°前記選択回路に前記第２の制御記憶部からのマイ
クロ命令を選択させるだめの手段と。
択回路と、該アドレス選択回路の出力に１加算して前記
アドレスレジスタにセットする手段と、上記アドレス選
択回路の出力を前記境部に供給するバスと、前記命令読
出レジスタのアドレスフィールドの内の下位アドレスに
対応する出力を前記第２の制御記憶部に供給するバスと
、前記命令読出レジスタのアドレス制御フィールドに対
応する出力を入力としてアドレス制御を行うアドレス制
御部と、該アドレス制御部から出力される信号によりブ
ランチ条件の適合を判別するブランチ条件判別回路と、
該ブランチ条件判別回路でブランチ条件が成立した時の
み、°前記選択回路に前記第２の制御記憶部からのマイ
クロ命令を選択させるだめの手段と。
前記命令読出レジスタの命令フィールドを入力とする命
令デコーダとを具備したことを特徴とするマイクロプロ
グラム制御装置が得られる。
令デコーダとを具備したことを特徴とするマイクロプロ
グラム制御装置が得られる。
次に本発明の実施例について図面を参照して説明する。
本発明の一実施例を示した第１図において、アドレスレ
ジスタ１の内容が初期値として０番地、また命令読出レ
ジスタ２の内容もすべて０であるとして以下説明を進め
る。
ジスタ１の内容が初期値として０番地、また命令読出レ
ジスタ２の内容もすべて０であるとして以下説明を進め
る。
アドレスレジスタ１よシ出力される０番地のアドレスデ
ータは、アドレス選択回路３を経由して、第１の制御記
憶部４に供給される。第１の制御記憶部４の出力である
マイクロ命令のデータは２選択回路５を介して命令読出
レジスタ２にセットされる。即ち、初期化によって命令
読出レジスタ２の内容がすべて０である場合は。
ータは、アドレス選択回路３を経由して、第１の制御記
憶部４に供給される。第１の制御記憶部４の出力である
マイクロ命令のデータは２選択回路５を介して命令読出
レジスタ２にセットされる。即ち、初期化によって命令
読出レジスタ２の内容がすべて０である場合は。
命令読出レジスタ２のアドレス制御フィールドも０であ
る。このような場合には、アドレス選択回路３がアドレ
スレジスタ１の出力を選択し。
る。このような場合には、アドレス選択回路３がアドレ
スレジスタ１の出力を選択し。
選択回路５が第１の制御記憶部４の出力を選択する様に
対応づけられている。
対応づけられている。
つまシ、第２図に示したアドレス制御フィールドのビッ
ト０がアドレス選択回路３を決定するだめの無条件ブラ
ンチフラグである。従って。
ト０がアドレス選択回路３を決定するだめの無条件ブラ
ンチフラグである。従って。
このビット０が０であればインクリメントアドレスで、
１であれば命令読出レジスタ２のアドレスフィールドに
従った無条件ブランチである。
１であれば命令読出レジスタ２のアドレスフィールドに
従った無条件ブランチである。
また、第２図のビット１は条件ブランチフラグで、もし
このビットが０であればビット０に従い、１であれば第
２図の条件ブランチの条件選択フィールドで指定された
条件が一致すれば第２の制御記憶部６の出力を選択回路
５が選択する。
このビットが０であればビット０に従い、１であれば第
２図の条件ブランチの条件選択フィールドで指定された
条件が一致すれば第２の制御記憶部６の出力を選択回路
５が選択する。
次に０番地で読出されたマイクロ命令のアドレス制御フ
ィールドのビット０が１であれば。
ィールドのビット０が１であれば。
アドレス制御部７は、アドレス選択回路３が命令読出レ
ジスタ２のアドレスフィールドのデータを選択し、第１
の制御記憶部４に無条件ブランチアドレスとして供給す
るだめの指示を出す。
ジスタ２のアドレスフィールドのデータを選択し、第１
の制御記憶部４に無条件ブランチアドレスとして供給す
るだめの指示を出す。
かくして、第１の制御記憶部４からのマイクロ命令が命
令読出レジスタ２にセットされる。
令読出レジスタ２にセットされる。
次にこの無条件ブランチで読出されたマイク−ロ命令の
アドレス制御フィールドのビット０が０でかつビット１
が１であれば、アドレス制御部７は１条件ブランチと判
断して９条件ブランチ信号１２を出力すると共に、ブラ
ンチ条件判別回路８に、入力される信号１３の内から第
２図のブランチ条件選択フィールドで指定された信号の
０または１の状態をチェックさせる。指定と一致すれば
、ブランチ条件判別回路８は条件一致信号１４を出力す
る。アンドゲート１５は１条件ブランチ信号１２と条件
一致信号１４とを受けたときのみ９選択回路５に第２の
制御記憶部６の出力を選択させる。一方、第２の制御記
憶部６には既に、命令読出レジスタ２のアドレスフィー
ルドの下位ビットとアドレスレジスタ１の上位ビットに
よって決定される条件ブランチアドレスが供給されてい
る。従って、ブランチ条件の一致信号１４が第２の制御
記憶部６からの読出しが完了するまでに定まれば良いた
め、ブランチ条件判別回路８の動作及びこれに入力さ゛
れる信号の確定が遅くなっても良いわけである。
アドレス制御フィールドのビット０が０でかつビット１
が１であれば、アドレス制御部７は１条件ブランチと判
断して９条件ブランチ信号１２を出力すると共に、ブラ
ンチ条件判別回路８に、入力される信号１３の内から第
２図のブランチ条件選択フィールドで指定された信号の
０または１の状態をチェックさせる。指定と一致すれば
、ブランチ条件判別回路８は条件一致信号１４を出力す
る。アンドゲート１５は１条件ブランチ信号１２と条件
一致信号１４とを受けたときのみ９選択回路５に第２の
制御記憶部６の出力を選択させる。一方、第２の制御記
憶部６には既に、命令読出レジスタ２のアドレスフィー
ルドの下位ビットとアドレスレジスタ１の上位ビットに
よって決定される条件ブランチアドレスが供給されてい
る。従って、ブランチ条件の一致信号１４が第２の制御
記憶部６からの読出しが完了するまでに定まれば良いた
め、ブランチ条件判別回路８の動作及びこれに入力さ゛
れる信号の確定が遅くなっても良いわけである。
一方、ブランチ条件が一致しない場合は、ブランチ条件
判別回路８から条件一致信号１４が出力されないので、
アドレスレジスタ１の出力によって指定されたアドレス
のマイクロ命令が第１の制御記憶部４から読出されて命
令読出レジスタ２にセットされる。
判別回路８から条件一致信号１４が出力されないので、
アドレスレジスタ１の出力によって指定されたアドレス
のマイクロ命令が第１の制御記憶部４から読出されて命
令読出レジスタ２にセットされる。
次にアドレスレジスタ１の動作を説明する。
アドレス選択回路３と条件ブランチアドレスのデータを
入力とする選択回路９は１選択回路５が第２の制御記憶
部６の出力を選択する時は条件ブランチアドレスのデー
タを選択し、それ以外の場合はアドレス選択回路３の出
力を選択する。これにより、加算器１０には、常に、現
在命令読出レジスタ２に読出されたマイクロ命令のアド
レスが供給される。加算器１０は常にプラス１する機能
があるためアドレスレジスタ１には現在番地＋１がセッ
トされる。
入力とする選択回路９は１選択回路５が第２の制御記憶
部６の出力を選択する時は条件ブランチアドレスのデー
タを選択し、それ以外の場合はアドレス選択回路３の出
力を選択する。これにより、加算器１０には、常に、現
在命令読出レジスタ２に読出されたマイクロ命令のアド
レスが供給される。加算器１０は常にプラス１する機能
があるためアドレスレジスタ１には現在番地＋１がセッ
トされる。
本発明は以上説明したように、制御記憶部を２つ持ち、
ＮＥＸＴアドレスの２つの可能性のあるアドレスに対
するマイクロ命令の先行読出しを行い、読出し後に決定
したアドレス側のマイクロ命令を選ぶ事により処理速度
の速いマイクロプログラム制御装置を得ることができる
。
ＮＥＸＴアドレスの２つの可能性のあるアドレスに対
するマイクロ命令の先行読出しを行い、読出し後に決定
したアドレス側のマイクロ命令を選ぶ事により処理速度
の速いマイクロプログラム制御装置を得ることができる
。
第１図は本発明の一実施例によるマイクロプログラム制
御装置のブロック図、第２図は第１図の命令読出レジス
タ２のアドレス制御フィールドの構成を説明するための
図である。 １・・・アドレスレジスタ、２・・・命令読出レジスタ
、３・・・アドレス選択回路、４・・・第１の制御記憶
部、５・・・選択回路、６・・・第２の制御記憶部。
御装置のブロック図、第２図は第１図の命令読出レジス
タ２のアドレス制御フィールドの構成を説明するための
図である。 １・・・アドレスレジスタ、２・・・命令読出レジスタ
、３・・・アドレス選択回路、４・・・第１の制御記憶
部、５・・・選択回路、６・・・第２の制御記憶部。
Claims (1)
- １、マイクロ命令を格納する第１及び第２の制御記憶部
と、該第１及び第２の制御記憶部から読出された２つの
マイクロ命令を入力とし、いずれか一方のマイクロ命令
を選択して出力する選択回路と、該選択回路の出力を記
憶する命令読出レジスタと、前記第１の制御記憶部に対
応するアドレスレジスタと、該アドレスレジスタの出力
と前記命令読出レジスタのアドレスフィールドの出力と
を入力とし、いずれか一方のアドレスを選択して出力す
るアドレス選択回路と、該アドレス選択回路の出力に１
加算して前記アドレスレジスタにセットする手段と、上
記アドレス選択回路の出力を前記第１の制御記憶部に供
給するバスと、前記アドレスレジスタの上位のアドレス
を前記第２の制御記憶部に供給するバスと、前記命令読
出レジスタのアドレスフィールドの内の下位アドレスに
対応する出力を前記第２の制御記憶部に供給するバスと
、前記命令読出レジスタのアドレス制御フィールドに対
応する出力を入力としてアドレス制御を行うアドレス制
御部と、該アドレス制御部から出力される信号によりブ
ランチ条件の適合を判別するブランチ条件判別回路と、
該ブランチ条件判別回路でブランチ条件が成立した時の
み、前記選択回路に前記第２の制御記憶部からのマイク
ロ命令を選択させるための手段と、前記命令読出レジス
タの命令フィールドを入力とする命令デコーダとを具備
したことを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180785A JPS61201337A (ja) | 1985-03-05 | 1985-03-05 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180785A JPS61201337A (ja) | 1985-03-05 | 1985-03-05 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201337A true JPS61201337A (ja) | 1986-09-06 |
Family
ID=12618593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180785A Pending JPS61201337A (ja) | 1985-03-05 | 1985-03-05 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201337A (ja) |
-
1985
- 1985-03-05 JP JP4180785A patent/JPS61201337A/ja active Pending
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