JPS61199293A - Bank switching circuit - Google Patents
Bank switching circuitInfo
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- JPS61199293A JPS61199293A JP4043685A JP4043685A JPS61199293A JP S61199293 A JPS61199293 A JP S61199293A JP 4043685 A JP4043685 A JP 4043685A JP 4043685 A JP4043685 A JP 4043685A JP S61199293 A JPS61199293 A JP S61199293A
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- bank
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Abstract
Description
【発明の詳細な説明】
(技術分野)
この発明は、行デコーダ及び列デコーダを介してアドレ
ス信号により選択できる容量のメモリ空間を複数個備え
、バンク切換え回路によりいずれかのメモリ空間が選択
して使用されるバンク切換え方式の半導体メモリにおけ
るバンク切換え回路に関するものである。Detailed Description of the Invention (Technical Field) The present invention comprises a plurality of memory spaces each having a capacity that can be selected by an address signal via a row decoder and a column decoder, and one of the memory spaces is selected by a bank switching circuit. The present invention relates to a bank switching circuit in a bank switching type semiconductor memory used.
バンク切換え方式の半導体メモリは1例えばゲーム機な
どに使用されるスプリットROMなどのカスタムメモリ
や、RAMその他の一般の半導体メモリとしても使用さ
れる。The bank switching type semiconductor memory is also used as a custom memory such as a split ROM used in, for example, a game machine, or as a RAM or other general semiconductor memory.
(従来技術)
バンク切換え方式のROMの例としては、第3図に示さ
れるように、アドレス信号のみを使用してバンク切換え
を行なう方式のものが知られている。同図において、m
個のM1〜Mmはメモリであり、各メモリM+−Mmは
行デコーダDr+〜Drmと列デコーダDcとによりア
クセスされる。(Prior Art) As an example of a bank switching type ROM, as shown in FIG. 3, there is known a type in which bank switching is performed using only address signals. In the same figure, m
M1 to Mm are memories, and each memory M+-Mm is accessed by row decoders Dr+ to Drm and column decoder Dc.
2はアドレスバッファであり、nビットのアドレス信号
A(n)が入力される。各メモリM1〜Mmはnビット
のアドレス信号A(n)でアクセスできる2 番地のメ
モリ空間をもち、メモリ全体としてはm・2 のメモリ
空間をもっている。4はメモリM+=Mmのいずれかを
選択するためのバンク切換え回路であり、各メモリM+
”Mmに対応してm個のバンクb+〜bmを備えている
。バンクb)〜bmはアドレスデコーダとラッチにより
構成され、いずれかのバンクのバンクイネーブル信号B
E1〜BEmがハイレベルとなっており、アドレス信号
を入力して所定のアドレス信号のときにバンクイネーブ
ル信号BED−BEmが切り換えられる。6は出力バッ
ファである。2 is an address buffer to which an n-bit address signal A(n) is input. Each of the memories M1 to Mm has a 2-address memory space that can be accessed by an n-bit address signal A(n), and the memory as a whole has a memory space of m.2. 4 is a bank switching circuit for selecting either memory M+=Mm;
"m banks b+ to bm are provided corresponding to "Mm.Banks b) to bm are composed of address decoders and latches, and bank enable signal B of any bank is provided.
E1 to BEm are at a high level, and when an address signal is input and a predetermined address signal is input, bank enable signal BED-BEm is switched. 6 is an output buffer.
このROMにおけるバンク切換え回路4では。In the bank switching circuit 4 in this ROM.
アドレス信号のみを用い、m個のバンクb1〜bmに独
立したm個のアドレスを対応させてバンクの切換えを行
なっている。したがって、各メモリM1〜Mmの2 個
のメモリ空間のうち、バンクb1〜bmの数に対応する
m個の空間がアクセスできない領域となる。このm個の
メモリ空間は通常のメモリ機能であるリード・ライト動
作を行なうことのできない無駄な領域となる。そして、
バンクの数が増せば増すほど、アクセスできないメモリ
空間が増加することになる。Using only address signals, banks are switched by associating m independent addresses with m banks b1 to bm. Therefore, among the two memory spaces of each memory M1 to Mm, m spaces corresponding to the number of banks b1 to bm become inaccessible areas. These m memory spaces become wasted areas in which read/write operations, which are normal memory functions, cannot be performed. and,
As the number of banks increases, the amount of inaccessible memory space increases.
(目的)
この発明は、バンク切換え方式の半導体メモリにおいて
、バンクの数が増加してもアクセスできないメモリ空間
が増加しないバンク切換え回路を提供することを目的と
するものである。(Objective) An object of the present invention is to provide a bank switching circuit in a bank switching type semiconductor memory in which the inaccessible memory space does not increase even if the number of banks increases.
(構成)
この発明は、アドレス信号とデータ信号の両方を用いて
バンク切換え動作を行なうバンク切換え回路であり、ア
ドレス信号を入力しバンク切換えモード信号を出力する
アドレスデコーダと、アドレス信号によりアクセスでき
る容量の各メモリ空間に対応して設けられ、前記アドレ
スデコーダにより検出されたバンク切換えモードのとき
データ信号を入力してメモリ空間を選択するバンク信号
を出力する回路及びそのバンク信号をラッチする回路を
含むバンクと、を備えて構成されたものである。(Configuration) The present invention is a bank switching circuit that performs bank switching operation using both address signals and data signals, and includes an address decoder that inputs an address signal and outputs a bank switching mode signal, and a capacitor that can be accessed by the address signal. is provided corresponding to each memory space, and includes a circuit that inputs a data signal and outputs a bank signal for selecting a memory space when the bank switching mode detected by the address decoder is detected, and a circuit that latches the bank signal. It is composed of a bank.
以下、この発明の一実施例について図面を参照して具体
的に説明する。Hereinafter, one embodiment of the present invention will be specifically described with reference to the drawings.
第1図は一実施例を適用したROMを概略的に表わす、
10はこの発明の一実施例としてのバンク切換え回路で
あり、第1図と同様に、アドレス信号によりアクセスで
きる容量の各メモリM1〜Mmに対応してm個のバンク
81〜Bmを備え、いずれかのバンクのバンクイネーブ
ル信号BE+〜BEmがハイレベルとなっていずれかの
メモリM1〜Mmが選択され、そのメモリでリード・ラ
イト動作が行なわれる。FIG. 1 schematically represents a ROM to which an embodiment is applied.
Reference numeral 10 designates a bank switching circuit as an embodiment of the present invention, which, similarly to FIG. Bank enable signals BE+-BEm of a certain bank become high level, one of the memories M1-Mm is selected, and a read/write operation is performed in that memory.
バンク切換え回路10は、バンクイネーブル信号BE+
”BEmを切り換えるために、アドレスバッファ2から
のアドレス信号と、I10バッファ12からのデータ信
号の両方を入力する。The bank switching circuit 10 receives a bank enable signal BE+.
``In order to switch BEm, both the address signal from the address buffer 2 and the data signal from the I10 buffer 12 are input.
第2図には第1図におけるバンク切換え回路1゛0のう
ちのバンクBmに関連した部分を示す。FIG. 2 shows a portion of the bank switching circuit 1'0 in FIG. 1 related to bank Bm.
14はアドレスデコーダであり、アドレス信号を入力し
、そのアドレス信号がバンク切換え用アドレス(メモリ
のリード・ライト用には使用しないアドレス)に対応す
るアドレス信号である場合に、ハイレベルのバンク切換
えモード信号AEを出力する。アドレスデコーダ14は
バンク切換え回路10について1個だけ設けられ、その
バンク切換えモード信号AEは全バンクB+”Bmに共
通に供給され、I10バッファ12にも供給される。14 is an address decoder which inputs an address signal, and when the address signal is an address signal corresponding to a bank switching address (an address not used for memory read/write), a high level bank switching mode is set. Outputs signal AE. Only one address decoder 14 is provided for the bank switching circuit 10, and its bank switching mode signal AE is commonly supplied to all banks B+''Bm and also supplied to the I10 buffer 12.
16は第1図におけるI10バッファ12の中の入力バ
ッファであり、アドレスデコーダ14からのバンク切換
えモード信号AEをインバータ18により反転した信号
を一方の入力とし、I10バッド20からの入力データ
信号を他方の入力とするNOR回路22と、インバータ
24との直列回路からなる。この人力バッファ16はデ
ータ信号の語長分だけ設けられる。この人力バッファ1
6もバンク切換え回路10について1個だけ設けられ、
その出力であるデータ信号は全バンク81〜Bmに共通
に供給される。Reference numeral 16 designates an input buffer in the I10 buffer 12 in FIG. 1. One input is a signal obtained by inverting the bank switching mode signal AE from the address decoder 14 by an inverter 18, and the input data signal from the I10 pad 20 is input to the other. It consists of a series circuit of a NOR circuit 22 and an inverter 24, which serve as inputs. This manual buffer 16 is provided for the word length of the data signal. This human buffer 1
Only one 6 is provided for the bank switching circuit 10,
The output data signal is commonly supplied to all banks 81-Bm.
バンクBmは入力バッファ16からのデータ信号を入力
してバンク信号DEmを出力するデータデコーダ26と
、セット入力側にAND回路28を有しリセット入力側
にOR回路30を有するゲート付きRSフリップフロッ
プ32とからなる。AND回路28は、アドレスデコー
ダ14のバンク切換えモード信号AEを一方の入力信号
とし、データデコーダ26のバンク信号DEmを他方の
入力信号とし、その出力信号Smはフリップフロップ3
2のセット信号となるとともに、他のバンク81〜B
m−+のフリップフロップのリセット信号となる。OR
回路30は他の全てのバンクBl〜Bm−lのAND回
路28の出力信号St −8m−+を入力し、その出力
信号Rmはフリップフロップ32のリセット信号となる
。フリップフロップ32の出力信号BEmがバンクイネ
ーブル信号BEmである。Bank Bm includes a data decoder 26 that inputs the data signal from input buffer 16 and outputs bank signal DEm, and a gated RS flip-flop 32 that has an AND circuit 28 on the set input side and an OR circuit 30 on the reset input side. It consists of. The AND circuit 28 uses the bank switching mode signal AE of the address decoder 14 as one input signal, uses the bank signal DEm of the data decoder 26 as the other input signal, and outputs the output signal Sm from the flip-flop 3.
2 set signal, and the other banks 81 to B
This becomes a reset signal for the m-+ flip-flop. OR
The circuit 30 receives the output signal St -8m-+ of the AND circuits 28 of all the other banks Bl to Bm-l, and its output signal Rm serves as a reset signal for the flip-flop 32. The output signal BEm of the flip-flop 32 is the bank enable signal BEm.
次にこの実施例のバンク切換え回路の動作について説明
する。Next, the operation of the bank switching circuit of this embodiment will be explained.
アドレス線からバンク切換え用アドレス(メモリのリー
ド・ライト用に使用しないアドレス)のアドレス信号が
入力されると、通常のリード・ライトシーケンスは非選
択となり、I10バッファ12において出力バッファが
フローティングとなりバンク切換えモードとなる。この
とき、アドレスデコーダ14では、その出力信号である
バンク切換えモード信号AEがハイレベルとなり、I1
0バッファの入カバソファ16ではI10パッド20か
ら外部データ信号を入力するようになる。When an address signal for a bank switching address (an address not used for memory read/write) is input from the address line, the normal read/write sequence is deselected, the output buffer becomes floating in the I10 buffer 12, and the bank is switched. mode. At this time, in the address decoder 14, its output signal, the bank switching mode signal AE, becomes high level, and I1
An external data signal is input from the I10 pad 20 to the 0 buffer input cover sofa 16.
m個のバンク81〜Bmをそれぞれ独立したデータ信号
に対応させておく。もし、いまバンクBmに対応したデ
ータ信号が入力バッファ16から入力されたとすると、
バンクBmのデータデコーダ26の出力信号であるバン
ク信号DEmがハイレベルとなり、そのバンクBmのフ
リップフロップ32のセット信号Smがハイレベルとな
る。これにより、そのフリップフロップ32がセットさ
れ、その出力信号であるバンクイネーブル信号BEmが
ハイレベルで保持され、バンクBmが選択された状態と
なる。また、このバンクBmのフリッププロップ32の
セット信号Smがハイレベルになると、その信号Smに
より他の全てのバンク81〜Bm−+のフリップフロッ
プ32にリセットがかけられるため、他の全てのバンク
81〜Bm−+のバンクイネーブル信号BE1〜BEm
−+はローレベルで保持され、他のバンクは非選択とな
る。The m banks 81 to Bm are made to correspond to independent data signals, respectively. If a data signal corresponding to bank Bm is now input from the input buffer 16,
Bank signal DEm, which is the output signal of data decoder 26 of bank Bm, becomes high level, and set signal Sm of flip-flop 32 of bank Bm becomes high level. As a result, the flip-flop 32 is set, and its output signal, the bank enable signal BEm, is held at a high level, so that the bank Bm is selected. Moreover, when the set signal Sm of the flip-flop 32 of this bank Bm becomes high level, the flip-flops 32 of all other banks 81 to Bm-+ are reset by the signal Sm, so that all the other banks 81 ~Bm-+ bank enable signals BE1~BEm
-+ is held at low level, and other banks are not selected.
次に、バンクBm以外のバンクが選択されたとすると、
バンク信号DE+=DEm−+の内のいずれかがハイレ
ベルとなり、セット信号S I” S m−tの内のい
ずれかがハイレベルとなり、その選択されたバンクのフ
リップフロップ32がセットされる。したがって、バン
クBmのOR回路3oの入力信号S!〜Sm−1の内の
いずれかがハイレベルとなるため、バンクBmのブリッ
プフロップ32がリセットされ、ローレベルで保持され
る。つまりバンクBmが非選択の状態に切り換えられる
。Next, if a bank other than bank Bm is selected,
One of the bank signals DE+=DEm-+ becomes high level, one of the set signals S I''S m-t becomes high level, and the flip-flop 32 of the selected bank is set. Therefore, one of the input signals S! to Sm-1 of the OR circuit 3o of the bank Bm becomes high level, so the flip-flop 32 of the bank Bm is reset and held at the low level.In other words, the bank Bm Switched to unselected state.
(効果)
従来のバンク切換え回路ではアドレス信号のみでバンク
切換え動作を行なっていたため、バンクの数だけの独立
したアドレスが必要となって、その数だけのメモリ領域
のリード・ライト動作が不可能となっていた。そして、
バンクの数が増加するほど無駄なメモリ領域も増加する
欠点があった。(Effects) Conventional bank switching circuits perform bank switching operations using only address signals, which requires as many independent addresses as there are banks, making it impossible to read and write as many memory areas as there are banks. It had become. and,
There was a drawback that as the number of banks increased, the amount of wasted memory area also increased.
この発明ではバンク切換えに使用されるアドレスは、バ
ンク切換えモードにするための1個のアドレスのみであ
り、バンクの選択はデータ信号により行なわれる。した
がって、バンクの数が増加しても無駄になるメモリ領域
は常に1個であり、メモリ領域を有効に使用できる利点
がある。In this invention, the address used for bank switching is only one address for setting the bank switching mode, and bank selection is performed by a data signal. Therefore, even if the number of banks increases, only one memory area is always wasted, and there is an advantage that the memory area can be used effectively.
第1図は一実施例のバンク切換え回路を使用したROM
を表わす概略ブロック図、第2図は一実施例のバンク切
換え回路の一部を示す回路図、第3図は従来のバンク切
換え回路を使用したROMを表わす概略ブロック図であ
る。
M+ −Mm・・・・・・メモリ、 Dr”Drm・
・・・・・行デコーダ、 Dc・・・・・・列デコーダ
、 B+=Bm・・・・・・バンク、 10・・・・
・・バンク切換え回路、 12・・・・・・I10/
<ッファ、 14・・・・・・アドレスデコーダ、
26・・・・・・データデコーダ、 28・・・
・・・AND回路、 30・・・・・・OR回路、32
・・・・・・RSフリップフロップ。Figure 1 shows a ROM using a bank switching circuit according to one embodiment.
FIG. 2 is a circuit diagram showing part of a bank switching circuit of one embodiment, and FIG. 3 is a schematic block diagram showing a ROM using a conventional bank switching circuit. M+ -Mm・・・Memory, Dr”Drm・
...Row decoder, Dc...Column decoder, B+=Bm...Bank, 10...
...Bank switching circuit, 12...I10/
<FF, 14...address decoder,
26...Data decoder, 28...
...AND circuit, 30...OR circuit, 32
...RS flip-flop.
Claims (1)
により選択できる容量のメモリ空間を複数個備えた半導
体メモリで前記メモリ空間を選択するバンク切換え回路
において、 アドレス信号を入力しバンク切換えモード信号を出力す
るアドレスデコーダと、 前記各メモリ空間に対応して設けられ、前記アドレスデ
コーダにより検出されたバンク切換えモードのときデー
タ信号を入力しメモリ空間を選択するバンク信号を出力
する回路及びそのバンク信号をラッチする回路を含むバ
ンクと、を備えたことを特徴とするバンク切換え回路。(1) In a bank switching circuit that selects a memory space in a semiconductor memory that has a plurality of memory spaces with capacities that can be selected by an address signal via a row decoder and a column decoder, an address signal is input and a bank switching mode signal is output. an address decoder provided corresponding to each of the memory spaces, a circuit that inputs a data signal and outputs a bank signal for selecting a memory space when in a bank switching mode detected by the address decoder, and a circuit that latches the bank signal. A bank switching circuit comprising: a bank including a circuit for switching.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4043685A JPS61199293A (en) | 1985-02-28 | 1985-02-28 | Bank switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4043685A JPS61199293A (en) | 1985-02-28 | 1985-02-28 | Bank switching circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61199293A true JPS61199293A (en) | 1986-09-03 |
Family
ID=12580587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4043685A Pending JPS61199293A (en) | 1985-02-28 | 1985-02-28 | Bank switching circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61199293A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0626170U (en) * | 1992-06-25 | 1994-04-08 | 岩崎通信機株式会社 | Electronic device structure |
-
1985
- 1985-02-28 JP JP4043685A patent/JPS61199293A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0626170U (en) * | 1992-06-25 | 1994-04-08 | 岩崎通信機株式会社 | Electronic device structure |
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