JPS61198350A - バス交換優先度判定方法 - Google Patents
バス交換優先度判定方法Info
- Publication number
- JPS61198350A JPS61198350A JP4035285A JP4035285A JPS61198350A JP S61198350 A JPS61198350 A JP S61198350A JP 4035285 A JP4035285 A JP 4035285A JP 4035285 A JP4035285 A JP 4035285A JP S61198350 A JPS61198350 A JP S61198350A
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- JP
- Japan
- Prior art keywords
- bus
- bus acquisition
- acquisition request
- cpu
- register
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマルチコピュータシステムにおけるハス優先
度判定方法に関する。
度判定方法に関する。
第１図は〔インテルＭＵＬＴＩＢＵＳ使用説明書）（１
９８２年３月１日発行、Ｐ２〜１８、発行元：インテル
スダヤバン）に記載されている従来のバス交換方法の１
例を説明するためのブロック図である。図において、１
は最優先度を持っコアビニＬ−タ（ＣＰＵ） 、２は中
優先度持つコンピュータ（ＣＰＵ）、３は低優先度を持
つコンピュータ（ＣＰ Ｕ）である。ｌａ、ｌｂそれぞ
れｃＰＵｌのバス優先度入力端子１．バス優先度出力端
子、２Ａ、２ＢはそれぞれＣＰＵ２のＣＰＵ２のバス優
先度入力端子及びバス優先度出力端子、３Ａ、３Ｂはそ
れぞれＣＰＵ３のバス優先度人カ端子及びバス優先度出
力端子である。
９８２年３月１日発行、Ｐ２〜１８、発行元：インテル
スダヤバン）に記載されている従来のバス交換方法の１
例を説明するためのブロック図である。図において、１
は最優先度を持っコアビニＬ−タ（ＣＰＵ） 、２は中
優先度持つコンピュータ（ＣＰＵ）、３は低優先度を持
つコンピュータ（ＣＰ Ｕ）である。ｌａ、ｌｂそれぞ
れｃＰＵｌのバス優先度入力端子１．バス優先度出力端
子、２Ａ、２ＢはそれぞれＣＰＵ２のＣＰＵ２のバス優
先度入力端子及びバス優先度出力端子、３Ａ、３Ｂはそ
れぞれＣＰＵ３のバス優先度人カ端子及びバス優先度出
力端子である。
このディジーチェーン方式のバス優先順位決定方法では
、構成は簡単であるが、優先度の高いＣＰＵが優先度の
低いＣＰＵのバス獲得状況に関係なくバス獲得要求を出
すので、低位のＣＰＵが殆ど永久にバス獲得権を得るこ
とができない事態が起こると云う問題があった。
、構成は簡単であるが、優先度の高いＣＰＵが優先度の
低いＣＰＵのバス獲得状況に関係なくバス獲得要求を出
すので、低位のＣＰＵが殆ど永久にバス獲得権を得るこ
とができない事態が起こると云う問題があった。
この発明は上記問題を解消するためになされたもので、
各ＣＰＵに確実にバス獲得機会を与えることができるバ
ス優先度判定方法を得ることを目的とする。
各ＣＰＵに確実にバス獲得機会を与えることができるバ
ス優先度判定方法を得ることを目的とする。
この発明は上記目的を達成するため、バス獲得優先順位
が与えられた各ＣＰＵが、全ＣＰＵが出すバス獲得要求
を記憶するレジスタを内蔵し、バス獲得に際して該レジ
スタを読出してその内容からバスを獲得するか否かを判
断するようにしたものである。
が与えられた各ＣＰＵが、全ＣＰＵが出すバス獲得要求
を記憶するレジスタを内蔵し、バス獲得に際して該レジ
スタを読出してその内容からバスを獲得するか否かを判
断するようにしたものである。
また、別の発明は上記レジスタとバス獲得現況レジスタ
を内蔵し、バス獲得に際し両レジスタの内容から所定の
バス獲得サイクリック順位に従うバス獲得権があるか否
かを判断させるようにしたものである。
を内蔵し、バス獲得に際し両レジスタの内容から所定の
バス獲得サイクリック順位に従うバス獲得権があるか否
かを判断させるようにしたものである。
この発明では、各ＣＰＵが他ＣＰＵのバス獲得要求の有
無を知り、自己より高位のＣＰＵのバス獲得要求がなく
且つ自己より低位のＣＰＵのバス獲得要求がある場合に
、バスの獲得を見合わすことができるので、低位ＣＰＵ
のバス使用度を高めることができる。
無を知り、自己より高位のＣＰＵのバス獲得要求がなく
且つ自己より低位のＣＰＵのバス獲得要求がある場合に
、バスの獲得を見合わすことができるので、低位ＣＰＵ
のバス使用度を高めることができる。
また、別の発明では、バス獲得権がサイクリックに巡回
するので、各ＣＰＵは確実にバス獲得機会を得る。
するので、各ＣＰＵは確実にバス獲得機会を得る。
実施例〕
第１図はこの発明の一実施例を示すブロック図である。
同図において、ＣＰＵＡ、Ｂ及びＣは、バス獲得要求レ
ジスタＲを通で、バス獲得要求信号りを最優先バス要求
線１０、中優先バス要求線２０及び低優先バス要求線３
０にそれぞれ出力する。ＣＰＵＡ、Ｂ及びＣはそれぞれ
バス獲得要求把握用レジスタＲＤを内蔵している。バス
獲得要求把握用レジスタＲＤは、図に示すように、ＣＰ
ＵＡ用、ＣＰＵＢ用及びｃｐｕｃ用のレジスタビットＡ
、、Ｂ及びＣを有し、それぞれに、ＣＰＵＡ、Ｂ及びＣ
が送出したバス獲得要求信号りを取込んで記憶する。各
ＣＰＵＡ、Ｂ及びＣは、第２図に示すバスサイクルＢＣ
のバス獲得使用サイクルにおいて、内蔵されているバス
獲得要求把握用レジスタＲＤの内容を続出（リード）す
ることにより、バス獲得権があるか否かを判断してバス
を獲得し、バス使用が終了した時点でバス獲得要求把握
ＲＤの対応するレジスタビットをリセットする。
ジスタＲを通で、バス獲得要求信号りを最優先バス要求
線１０、中優先バス要求線２０及び低優先バス要求線３
０にそれぞれ出力する。ＣＰＵＡ、Ｂ及びＣはそれぞれ
バス獲得要求把握用レジスタＲＤを内蔵している。バス
獲得要求把握用レジスタＲＤは、図に示すように、ＣＰ
ＵＡ用、ＣＰＵＢ用及びｃｐｕｃ用のレジスタビットＡ
、、Ｂ及びＣを有し、それぞれに、ＣＰＵＡ、Ｂ及びＣ
が送出したバス獲得要求信号りを取込んで記憶する。各
ＣＰＵＡ、Ｂ及びＣは、第２図に示すバスサイクルＢＣ
のバス獲得使用サイクルにおいて、内蔵されているバス
獲得要求把握用レジスタＲＤの内容を続出（リード）す
ることにより、バス獲得権があるか否かを判断してバス
を獲得し、バス使用が終了した時点でバス獲得要求把握
ＲＤの対応するレジスタビットをリセットする。
更に、各ＣＰＵは、バス獲得要求把握レジスタＲＤを所
定回数（回数Ｎ）読出した場合に、Ｎ回とも、より低位
のＣＰＵがバス獲得要求信号りを出していた場合及び低
位のＣＰＵがバスを獲得している場合いには、バス獲得
権を有していても、該低位のＣＰＵがバスを獲得するま
で、また、該低位のＣＰＵのバス使用が終わるまでバス
獲得要求信号りの送出を停止して待機するようプログラ
ムされている。
定回数（回数Ｎ）読出した場合に、Ｎ回とも、より低位
のＣＰＵがバス獲得要求信号りを出していた場合及び低
位のＣＰＵがバスを獲得している場合いには、バス獲得
権を有していても、該低位のＣＰＵがバスを獲得するま
で、また、該低位のＣＰＵのバス使用が終わるまでバス
獲得要求信号りの送出を停止して待機するようプログラ
ムされている。
例えば、今、第２図に示すように、ＣＰＵＢとＣＰＵＣ
がバス獲得要求信号りを出力している場合（この場合、
第２図に示す如く、レジスタＲＤ（７）ＣＰＵＢ用及び
ＣＰＵＣ用レジスタビットに・印で示すようにビットが
立つ）、ＣＰＵＢは、上位のＣＰＵＡからのハス獲得要
求が無いのでバス獲得権があることを知り、バスを獲得
することができる。この状態で、ＣＰＵＡがバス獲得要
求を出した場合、ＣＰＵＢのバス使用が終わるまで、バ
スを獲得することなく待機する。
がバス獲得要求信号りを出力している場合（この場合、
第２図に示す如く、レジスタＲＤ（７）ＣＰＵＢ用及び
ＣＰＵＣ用レジスタビットに・印で示すようにビットが
立つ）、ＣＰＵＢは、上位のＣＰＵＡからのハス獲得要
求が無いのでバス獲得権があることを知り、バスを獲得
することができる。この状態で、ＣＰＵＡがバス獲得要
求を出した場合、ＣＰＵＢのバス使用が終わるまで、バ
スを獲得することなく待機する。
上記実施例では、重みを付けたバス獲得要求線ｌＯ〜３
０がＣＰＵの台数骨だけ必要であるが、ポーリング方式
でバス獲得要求を出すようにすれば、必要なバス獲得要
求線は、２ ＞ＣＰＵ台数の最小値のｎで決るので、
少なくてすることができる。即ち、ポーリング方式によ
る場合は、図示しないポーリングコントロール発生回路
が逐次バス獲得可能信号を出力し、各ＣＰＵはバス獲得
順位（バス獲得可能信号を受けた場合）であればバス獲
得要求を送出してバスを使用することができる。即ち、
バス使用時間が時分割で与えられるので、同時に複数の
ｃｐｕがバス獲得要を出力することはないからである。
０がＣＰＵの台数骨だけ必要であるが、ポーリング方式
でバス獲得要求を出すようにすれば、必要なバス獲得要
求線は、２ ＞ＣＰＵ台数の最小値のｎで決るので、
少なくてすることができる。即ち、ポーリング方式によ
る場合は、図示しないポーリングコントロール発生回路
が逐次バス獲得可能信号を出力し、各ＣＰＵはバス獲得
順位（バス獲得可能信号を受けた場合）であればバス獲
得要求を送出してバスを使用することができる。即ち、
バス使用時間が時分割で与えられるので、同時に複数の
ｃｐｕがバス獲得要を出力することはないからである。
但し、この場合には、バス獲得要求信号りを送出したＣ
ＰＵＮ［Ｌを各ＣＰＵに把握させるため、それぞれにデ
コータを内蔵させる必要がある。
ＰＵＮ［Ｌを各ＣＰＵに把握させるため、それぞれにデ
コータを内蔵させる必要がある。
上記実施例では、ＣＰＵＡ、、ＣＰＵＢ及びｃｐＵＣに
重み（ｉ先度）が与えられているが、第３図に示す実施
例は、バス獲得現況把握用レジスタＲＰを各ｃｐｕに追
加し、バス獲得権を所定のサイクリック順位、例えば、
ＣＰＵＡ−ＣＰＵＢ−ＣＰＵＣ−ＣＰＵＡで巡回させる
構成としたものである。なお、１１，１２．１３は信号
線である。
重み（ｉ先度）が与えられているが、第３図に示す実施
例は、バス獲得現況把握用レジスタＲＰを各ｃｐｕに追
加し、バス獲得権を所定のサイクリック順位、例えば、
ＣＰＵＡ−ＣＰＵＢ−ＣＰＵＣ−ＣＰＵＡで巡回させる
構成としたものである。なお、１１，１２．１３は信号
線である。
第３図（ａｌは、ＣＰＵＢがバスを使用している状態で
、ＣＰＵＡとＢがバス獲得要求を出し、ＣＰＵＢがバス
を獲得している場合のバス獲得把握用レシジスタと現況
使用レジスタの内容を示している。ＣＰｔＪＢのバス使
用が終り、バス獲得権を放棄すると、第３図（ｂ）に示
すように、レジスタＲＤとＲＰＯＣＰＵＢ用レジスタビ
ットはリセットされる。バス獲得サイクリック順位が上
記順位に定められていると、バス獲得権がＣＰＵＣに移
行するが、該ＣＰＵＣがバス獲得要求を出していな４権
が自己に巡ってきたことを知り、第３図（Ｃ）に示すよ
うに、バスを獲得することができる。
、ＣＰＵＡとＢがバス獲得要求を出し、ＣＰＵＢがバス
を獲得している場合のバス獲得把握用レシジスタと現況
使用レジスタの内容を示している。ＣＰｔＪＢのバス使
用が終り、バス獲得権を放棄すると、第３図（ｂ）に示
すように、レジスタＲＤとＲＰＯＣＰＵＢ用レジスタビ
ットはリセットされる。バス獲得サイクリック順位が上
記順位に定められていると、バス獲得権がＣＰＵＣに移
行するが、該ＣＰＵＣがバス獲得要求を出していな４権
が自己に巡ってきたことを知り、第３図（Ｃ）に示すよ
うに、バスを獲得することができる。
この発明は以上説明した通り、各ＣＰＵはバス獲得把要
求握用レジスタを読出ずことにより、自己がバス獲得権
を有するか否かを判断して自己がバスを獲得するかバス
獲得権を、より低位のｃｐＵに譲かを裁定することがで
きるので、従来に比し、低位ＣＰＵのバス獲得機会を増
やことができる。また、第２の発明では、各ＣＰＵが、
上記レジスタとバス獲得現況把握用レジスタを読出して
所定のバス獲得サイクリック順位に従うバス獲得権があ
るか否かを判断してバス獲得を行うことにより、バス獲
得権がサイクリックに巡回するので、各ＣＰＵが確実に
バス獲得機会を得るこができる。
求握用レジスタを読出ずことにより、自己がバス獲得権
を有するか否かを判断して自己がバスを獲得するかバス
獲得権を、より低位のｃｐＵに譲かを裁定することがで
きるので、従来に比し、低位ＣＰＵのバス獲得機会を増
やことができる。また、第２の発明では、各ＣＰＵが、
上記レジスタとバス獲得現況把握用レジスタを読出して
所定のバス獲得サイクリック順位に従うバス獲得権があ
るか否かを判断してバス獲得を行うことにより、バス獲
得権がサイクリックに巡回するので、各ＣＰＵが確実に
バス獲得機会を得るこができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は上記実施例の作用を説明するためのタイムチャート、
第３図は第２の発明の一実施例を示すプロ・ンク図、第
４図は従来のバス交換方法を用いるマルチコンピュータ
システムのブロック図である。 図において、Ａ、、Ｂ、、Ｃ−・ＣＰＵ、ＲＤ−・−バ
ス獲得要求把握用レジスタ、ＲＰ−・バス獲得現況把握
用レジスタ。 なお、図中、同一符号は同一または相当部分を示す。
は上記実施例の作用を説明するためのタイムチャート、
第３図は第２の発明の一実施例を示すプロ・ンク図、第
４図は従来のバス交換方法を用いるマルチコンピュータ
システムのブロック図である。 図において、Ａ、、Ｂ、、Ｃ−・ＣＰＵ、ＲＤ−・−バ
ス獲得要求把握用レジスタ、ＲＰ−・バス獲得現況把握
用レジスタ。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）バス交換を行うマルチコンピュータシステムにお
いて、バス獲得優先順位の与えられた各コンピュータが
、全コンピュータの出力するバス獲得要求の有無を記憶
するバス獲得要求把握用レジスタを内蔵し、バス獲得に
際し該レジスタに書込まれたバス獲得要求状況からバス
獲得権の有無を判断してバス獲得が可能な場合にバス獲
得を行うか待機するかを判断することを特徴とするバス
交換優先度判定方法。 - （２）バス交換を行うマルチコンピュータシステムにお
いて、バス獲得サイクリック順位が与えられた各コンピ
ュータが、全コンピュータの出力するバス獲得要求の有
無を記憶するバス獲得要求把握用レジスタとバス獲得現
況把握用レジスタを内蔵し、バス獲得を行うに際し上記
両レジスタの内容を読出して自己の順位より前のバス獲
得サイクリック順位にあるコンピュータのバス獲得要求
の有無から自己のバス獲得を判断することを特徴とする
バス交換優先度判定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035285A JPS61198350A (ja) | 1985-02-27 | 1985-02-27 | バス交換優先度判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035285A JPS61198350A (ja) | 1985-02-27 | 1985-02-27 | バス交換優先度判定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198350A true JPS61198350A (ja) | 1986-09-02 |
Family
ID=12578237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035285A Pending JPS61198350A (ja) | 1985-02-27 | 1985-02-27 | バス交換優先度判定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257983A (ja) * | 1990-03-08 | 1991-11-18 | Tokyo Electric Power Co Inc:The | レーザ発振器 |
-
1985
- 1985-02-27 JP JP4035285A patent/JPS61198350A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257983A (ja) * | 1990-03-08 | 1991-11-18 | Tokyo Electric Power Co Inc:The | レーザ発振器 |
| JP2783890B2 (ja) * | 1990-03-08 | 1998-08-06 | 東京電力株式会社 | レーザ発振器 |
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