JPS61196344A

JPS61196344A - 装置インターフエイス制御装置

Info

Publication number: JPS61196344A
Application number: JP4014186A
Authority: JP
Inventors: ユージン・ピーター・ゲレテイ; ジテンダー・クマー・ビジ
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1985-02-25
Filing date: 1986-02-25
Publication date: 1986-08-30
Also published as: ES552382A0; CN1005658B; ES8707062A1; CN85109213A; MX161413A; AU5344786A; EP0193105A2; EP0193105A3; AU581497B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は装置インターフェイス制御装置に関するもの
であり、特に複数の周辺装置に対する通信および情報１
１１０を行なうような装置インターフェイス制御装置に
関するものである。

［従来技術］通信技術の発展にしたがって主要な作業は周辺装置の効
率のよい制御に掛かっている。歴史的にはこの作業は各
種の周辺装置、例えばワークステーション、プリンタ等
が使用されるためのみならず、また各種の動作速度が使
用され、異なった製造業者の仕様があるために困難であ
り、解決されていない。これはさらに各種のマイクロプ
ロセッサ装置が使用されることによって複雑になってい
る。それらのマイクロプロセッサ装置の多くは周辺装置
と直接情報を交換することができない。それ故周辺装冒
とデータの流れを制御するマイクロプロセッサとの間の
通信を可能にする何等かの形態の装置インターフェイス
制御＋ｉｉ装置が必要になる。

これらの欠点を解決する通常の方法の一つは、−組の命
令、すなわち使用されるプログラムを含み、特定の周辺
装置を制御するように設計された装置インターフェイス
制御装置を具備することで　　゛ある。ざらにランダム
アクセスメモリ（ＲＡＭ）のようなデータ蓄積装置がマ
イクロプロセッサ装置と装置インターフェイス制御装置
との間に導入された。動作において、マイクロプロセッ
サ装置は情報の１′ビツトをそのローカルバスを介して
蓄積装置に伝送する。マイクロプロセッサはそれからこ
の情報の単一ピースを装置インターフェイス制御装置に
伝送する。周辺装置は蓄積されたプログラムに従って情
報を受けるように副葬される。

ビット伝送が終了すると、装置インターフェイスＩＩＩ
　Ｉｎ装置は伝送されるべき次の情報を得るために蓄積
装置に質関し、又は単にアイドル状態になる。

蓄積装置は、情報が装置インターフェイス制Ｗ装置に伝
送されたとき、マイクロプロセッサ装置をそこで行われ
ている作業に関係なく次の情報を要求するために割込ま
れるようにする。

この伝送プロセスは明らかに非常に低速であり、効率が
悪い。したがって、このシステムは一般に拡張されたレ
ジスタを備え、そこにマイクロプロセッサ装置はもつと
多−の情報を与え、その情報はそれからｇＡｌ！インタ
ーフェイス制部装置部装置て周辺装置に送られる。この
技術によって得られる利点は蓄積装置からマイクロプロ
セッサ装置への割込み間の時間が増加することである。

それにも拘らず、通常の大部分のシステムはマイクロプ
ロセッサのローカルバスに沿ってマイクロプロセッサ装
置と蓄積装置との間で伝送されるべき情報をしばしば要
求する。この同じマイクロプロセッサバスはまた蓄積装
置と装置インターフェイス＄１　ｍ装置との間の情報の
伝送にも使用される。その結果、別の命令によるマイク
ロプロセッサ割込みに加えてマイクロプロセッサは実際
の蓄積＠置と装置インターフェイス制御装置との間の情
報の伝送中割込まれる。すなわちそのローカルバスへの
アクセスから除去される。その結果マイクロプロセッサ
はしばしば所定の時間に１以上の周辺装置を制御するこ
とを可能にするようにＯ−カルバスにアクセスすること
が不充分になる。

この効率のわるい装置を改善する通常方法は、マイクロ
プロセッサとは別に装置インターフェイス制御装置に対
して追加の命令セットを与えることである。この方法は
したがってマイクロプロセッサにより実行される正常の
機能のいくつかを除去し、したがってマイクロプロセッ
サの全体的動作速度を改善する。しかしながら、今日固
定した命令プログラムは蓄積装置内に蓄積されそれによ
りシステム全体で使用されるメモリ容量を減少させ、マ
イクロプロセッサのバスへの限定されたアクセスによる
トラフィックを増加させている。こ、／の技術の固有の交換は利用できるメモリの減少に対して
蓄積装置からマイクロプロセッサ割込みの間の時間を増
加させる。しかしながら、そのようなプログラムなしに
装置インターフェイス柄部装置はマイクロプロセッサに
よりそれに与えられるアドレスで始まる蓄積装置内の連
続的データのブロックのアクセスに制限されるのが普通
である。

結論として、データのブロックが伝送されると、マイク
ロプロセッサ装置はそのブロックで再び満たされ、装置
インターフェ（２８１１ｔｌＯＩｎ装置の情報に対する
アドレスが何であり、どこにあるのかを指示する。

通常の装置インターフェイス制御装置の別の特徴は特有
のｔｆｉ１ｍ命令が処理されるべき各特定の周辺装置に
対して要求されることである。したがって蓄積装置内の
そのようなプログラムを与えることにより、１ｌＪｉ［
ｌされた周辺装置に特有の制−命令はそこに蓄積するこ
とができ、したがってマイクロプロセッサから作業を除
去する。しかしながら、そのような特有の制御命令を含
めるためには蓄積装置に追加の部分が必要であり、それ
は通常マイクロプロセッサと周辺装置との間で伝送され
るべき情報を蓄積するために使用される。したがって、
この装置インターフェイス制御装置およびそれとインタ
ーフェイスするマイクロプロセッサは４つの基本的な有
害な条件の１以上のものによって処理されることのでき
る周辺装置の数が１１１限され゛る。

これらの有害な条件は一般にバス持ち、バス占有、割込
み持ち、および割込みサービス時間と呼ばれている。

バス持ちの状態はいくつかの装置が臨界的な応答の要求
を持つときに生じる。すなわち臨界的な時間内のそれか
らの要求に応答を誤ると、しばしばデータの損失が生じ
る。データの損失は新しく入って来るデータが伝送され
るべきデータに重ね書きされるために生じ、或いは装置
の送信側がまだ与えられていなかったデータを回復しよ
うとしたために意味のない情報の伝送を生じる。これら
の状態は同じことを述べているものであり、一般にそれ
ぞれデータオーバーランおよびデータアンダーランと呼
ばれている。入力または出力負荷が重いとき、マイクロ
プロセッサのローカルパストラフィックは所望された臨
界的な時間内にローカルバスリクエストに簡単に応答す
ることを許さないから、この状態はしばしば生じる。バ
ス持ち状態に対する最も普通の解決方法は２重バッファ
を行ない、ファースト・イン・ファースト・アウト（入
った順に出て行く）システムを伝送機構の前で使用して
そのバッファにアクセスする装置の瞬間的要求を緩和す
ることである。その結果、バスは平均の短い墳の負荷に
応答する必要があるに過ぎない。しかしながら、そのよ
うな方法は費用がかかり、大きな構造が必要となり、さ
らに全体のパワーも増大する。

バス占有の状態は、データ伝送トラフィックが増加して
バスの帯域幅の可成の部分を必要とし。

その結果計算すべきマイクロプロセッサの容邑が失われ
るときに生じる。そのような状態はシステム全体のスル
ーブツトに実質的な打撃を与える。

伝統的にこの状態はより多くのマイクロプロセッサにデ
ータ伝送負荷を分配することと、もつと高速のマイクロ
プロセッサを使用することの両者またはそのいずれか一
方により解決されてきた。両者は共に費用がかさむもの
である。

割込み待ちは装置インターフェイス制御装置による被制
御周辺装置への情報の伝送の完了したときに生じ、その
とき割込みが発生して別のデータ、情報または命令の要
求を発生する。そのような割込み要求に応答するために
マイクロプロセッサに要求される時間はいくつかの理由
の一つによって臨界的である。これらの理由の中退も重
要なものは、そのような割込みに対する応答を誤ると、
未決定の割込みが承認される前に生じる同じソースから
の後に続く割込みをマイクロプロセッサが認識するのを
誤ることである。新式の装置では割込みに迅速に応答す
ること、が可能であるが、任意のマイクロプロセッサに
おける割込みの重負荷は次の割込みに対する応答に遅延
を生じ、すなわち、単なるマイクロプロセッサの過負荷
は他のサービスがされている間予備の割込み持ちサービ
スを生じる。

割込み待ち状態は、割込みサービス時間の状態によって
複雑にされる。現在の高速装置の、最小の約１ミリ秒の
割込み時間でさえも、それは“かたつむり′°のような
遅い応答である。割込みサービス時間、すなわち最小約
トミリ秒は、割込み要求がマイクロプロセッサによって
応答されると、要求それ自体がサービスされなければな
らないという簡単な事実から生じる。代表的な条件はデ
ータの最初のピースがそれに伝送される前にデータを受
信するように設計された装置がまず初期化されなければ
ならない、すなわち待機状態に設定されなければならな
いことである。これができなかった場合にはデータオー
バーランとデータアンダーランの両方がバス持ち状態と
同様に生じることになる。さらに初期化は入力データを
蓄積すべき装置を示す命令および制御の伝送を要求し、
データを受信するのに適当であることを確認する。さら
に前の伝送が確実に送られたことを確認するための誤り
検査は、初期化がデータオーバーランを引起さないこと
が確実であるように初期化に先立って実行されなければ
ならない。最後にそのプログラムおよびデータ処理を実
行するために、マイクロプロセッサはデータ処理を行な
うためのローカルバスにアクセスしなければならない。

これは少なくとも必要な処理を行なう前にマイクロプロ
セッサがそのバスにアクセスしなければならないことを
意味する。これはしばしば問題を生じる。

何故ならば、現在の＠置インターフェイス制御＋装置は
、全ての割込みを効果的にサービスし、前記の問題のい
くつかを回避するためにマイクロプロセッサによる多量
のサービスを要求するからである。その結果、マイクロ
プロセッサの実際の仕事、すなわち計算作業は遅くなり
、装置インターフェイス制御［ｌ装置によって効果的に
結合される。

したがって、高速の周辺装置および／または高速のマイ
クロプロセッサの発展はもつと包括的な装置インターフ
ェイス制御装置がなければ限られたものとなるであろう
。

［発明の解決すべき問題点］この発明の目的の一つはローカルマイクロプロセッサの
負荷を実質的に減少させ、さらに複数の異なった周辺装
置にサービスするように構成された効果的な装置インタ
ーフェイス制御装置を提供することである。

［問題点解決の手段］前記の目的は、多重アクセス高速バスを支援し、それに
接続された複数の異なった周辺＠置の動作に必要な命令
および制御指令を提供する手段を具備しているＩ！イン
ターフェイス制御ｌｌａｍによって少なくとも部分的に
は達成される。

その他のこの発明の目的および効果は添附図面を参照に
した以下の実施例の説明から当業者には明白であろう。

［実施例］第１図に全体を１０で示すこの発明の１・実施例−の装
置インターフェイス制御１１装置は装置バス１４とイン
ターフェイスする手段１２、マイクロコンピユー。

り１８とインターフェイスする手段１６、装置と無関係
のプログラムを蓄積する手段２０、装置特有のプログラ
ムを蓄積する手段２２および専用のマイクロプロセッサ
２４を備えている。

第１図に示すように、装置インターフェイス制迎装Ｗ１
１０は特に効果的な胸囲の部分中に配置されている。こ
の装置インターフェイス制ｔｌｌ＠ｆ１１０は全体を２
６で示したデータ伝送制御装置と一体部分として設けら
れている。データ伝送制御装置２６は通信バスＩＩ　１
０装置２８、蓄積装置ｉ３０および前記のマイクロコン
ピュータ１８を備えていることが好ましい。マイクロコ
ンピュータ１８はそれと関連するローカルバス３４を有
するマイクロプロセッサ３２を備え、このローカルバス
３４にランダムアクセスメモＩＪ（ＲＡ、Ｍ）３６、ｌ
取り専Ｊｌ−ＥＩＪ　（ＲＯＭ）３８およびｑ−カルサ
ービスプログラム部分４０が接続されている。データ伝
送制御装Ｍ２６の一例は本出願人の同日出願明細書中に
記載されている。

前記明細書中に記載されたように、装置インターフェイ
ス制御装［１０とマイクロコンピュータ１８との間の直
接の接続は、装置インターフェイス制御＠Ｍ１０からマ
イクロコンピュータ１８へ割込み要求信号を伝送する割
込み線４２およびマイク・ロコンピュータ１８から装置
インターフェイス制御装［１０ヘチヤンネル注意命令を
伝送するチャンネル注意線４４のみである。′同様に通
信バス制御装Ｎ２８との間の直接通信は割込み要・求線
４Ｇおよびチャンネル注意線４８に限定されて゛いる。

しかしながらマイクロコンピュータ１８は制御情報、ア
ドレス情報およびデータをその間で伝送するため蓄積装
ｆｆ１３０とバス５０で相互接続されてい・る。さらに
装置インターフェイス制御装置１０と通信バス制御ｌ装
置２８とはそれぞれアドレス／データ線５２．５４によ
って蓄積装置３０に接続されている。データ伝送制御装
置で使用するのに特に適している通信バス１１１１［ｌ
装置の一例は本特許出願人の米国特許出願第６７０，６
８２号および第６７０，７０１号明細書（１９８４年１
１月１３日出願）に記載されている。

第１図に示すようにデータ伝送制御装置２６はその構成
要素として装置インターフェイス制御装置１０を有して
おり、周辺装置インターフェイス装置５６の本質的な機
能を行なう。そのような周辺装置インターフェイス装Ｗ
１５６の一例は本特許出願人の同日出願の米国特許出願
号明細書に記載されている。また別の本特許出願人の同
日出願の米国、特許出願号明細書には少なくとも一つの
周辺装置インターフェイス＠Ｍ５６と内部バス５８によ
って接続された少なくとも一つのネットワークインター
フェイス装置とを備えたデータ通信サブシステムが記載
されている。そこに記載、されているように周辺装置イ
ンターフェイス装置５６とネットワークインターフェイ
ス装置は実質上同一であることが好ましい。前記同日出
願の米国特許出願号−明＠書には複数の撚線対をサービ
スする音声／データインタ・−フェイス装置を備えたデ
ータサービス付属装置・が記載されている。その撚線対
は通常の音声専用の通話路ループである。したがって、
第１図に示された装置バス１４は複数の周辺装置６０と
接続されているけれども、例えばネットワークインター
フェイス装置からデジタル交換機ネットワークへの出力
として等しくサービスする。そのような装置では、装置
インターフェイス制御ｖｔＷ１１０は複数、例えば８個
の全二重ＰＣＭチャンネルを支援する。

そのような装置においては、第１図に示されたような各
周辺装置６０は全二ｌＰＣＭチャンネルの一つに実質的
に対応する。

￥ｉ＆置イフィンターフェイス１１１１１１装０のさら
に詳細なブロック図は第２図に示され、計算論理装置（
ＡＬＵ）６２、マイクロプログラム制御装置６４、ロー
カルまたはスクラッチ・パッドメモリ６６、およびプロ
グラム可能な読取り専用メモリ（ＰＲＯＭ）６８を備え
ている。さらに装置インターフェイス制御装置１０は、
第１および第２の３状態バッファ７０．７２、デコード
およびラッチ論理＠＠７４、第１および第２のアドレス
ラッチ７６、７８、第１および第２のマルチプレクサ８
０．８２、第１および第２のフリップフロップ８４．８
６を備えている。さらにクロックゲート８８が設けられ
、その入力の一つには図示しない外部マスタークロック
が与えられる。

第２図について上記した素子と第１図に示された部分と
の間の正確な対応をさせることは困難である。しかしな
がら読者の便宜のために以下一般的な比較をすることと
する。

ＡＬＵ６２、マイクロプログラム制御装置６４およびス
クラッチ・パッドメモリ６６はそれらと関係するアドレ
スラッチ７６、７８を有し、専用マイクロプロセッサ２
４として機能する。ＰＲＯＭパンクロ８は装置と無関係
なプログラム、および装置特有プログラムの蓄積装置２
０．２２の両者を与える。フリップフロップ８４、マル
チプレクサ８０．８２ｃ１５よびデコードおよびラッチ
論理装Ｍ７４は実質的に装置バスインターフェイス手段
１２として機能し、一方第２のフリップフロップ８６、
マルチプレクサ８０．８２およびデコードおよびラッチ
論理装置７４は実質的にメモリ／マイクロコンピュータ
インターフェイス装置１１１６として機能する。装置バ
スインターフェイス手段１２およびメモリ／マイクロコ
ンピュータインターフェイス装置１６と関係するデコー
ドおよびラッチ論理装Ｗ！７４は高速並列バス１４およ
びデータとからｉ［３０へのアドレス／データ線５２ヘ
ストロープ信号を与える。さらに多重化されたアドレス
／データバス９０が設けられ、このバスは装置バスイン
ターフェイス手段１２およびメモリ／マイクロコンピュ
ータインターフェイス装置１６によって共用される。

動作において装置インターフェイス閥御装＊ｉ。

は蓄積装置１１３０と周辺装置６０との間のデータの伝
送をマイクロコンピュータの命令で行なう。装置インタ
ーフエイスミ制御装置１０の一般的な動作シーケンスに
ついての以下の説明において、装置インターフェイス制
即装！Ｆ１０は最初静止状態にあると考える。その状態
において、装置バス１４およびチャンネル注意線４４は
マイクロプロセッサ２４によって監視され、周辺装置６
０とマイクロコンピュータ１８のいずれがそれを通って
データを伝送すべきかを決定する。装置バス１４は第１
のフリップフロップ８４を介して監視され、チャンネル
注意線４４は第２のフリップ７Ｏツブ８６を介して監視
される。フリップフロップ８４．８６の出力はＡＬ［Ｊ
６２とマイクロプログラム制−装［（３４を接続してい
る第１および第２のマルチプレクサ８０．８２に与えら
れる。このようにして専用マイクロプロセッサ２４は、
マルチプレクサ８０．８２の出力を連続的にテストする
ことによって装置バス１４およびチャンネル注意線４４
の状態または条件を監視する。このようにして少なくと
も装置インターフェイス１１１１０８１１１０に関して
外部的に接続された周辺装ｊｆ１６０とマイクロコンピ
ュータ１８の状態は常にその専用マイクロコンピュータ
２４に知らされている。

次に、データが周３２１装置ｆ６０の一つに伝送され、
そのデータは通信バス制御装置２８またはマイクロコン
ピュータ１８のいずれかにより蓄＠装置３０に与えられ
、或いは蓄積されるものとする。マイクロコンピュータ
１８は蓄積装置３０．通信バス制御ｌｌ装館２８ならび
に装置インターフェイス制御装＠１０を制御し、覧視し
、例えば線４４によって２進レベルの変化によるチャン
ネル注意信号を第２のフリップフロップ８６を介してメ
モリ／マイクロコンピュータインターフェイス装置１６
に与える。この状態を検出すると、マイクロプログラム
制御装［６４はストローブ信号を蓄積装置３０に送るよ
うにさせ、蓄積装置３０からスクラッチ・パッドメモリ
６６へのデータの伝送を開始させる。

スクラッチ・パッドメモリ６６中のデータはその後もし
必要であれば計算論理装置６２で処理され、命令情報が
゛ＰＲＯＭＰＲＯＭパンクロ８れる。このようにしてＰ
ＲＯＭパンクロ８に与えられた命令は、データが与えら
れるべき特定の周辺装置６０を指定する。ＰＲＯＭパン
クロ８の装置と無関係なプログラム部分２０は全ての周
辺装置６０に共通の必要な動作を遂行する。それからデ
ータが与えられるべき周辺装置６０の特定の一つに応じ
て、装置特有プログラムの部分がアクセスされ、その特
定の周辺装置６０に対する特定の命令が第２の３状態バ
ッファ７２を介してマイクロプログラム制御装置６４に
与えられる。第２図に示すように第１および第２の３状
態バッファ１０および７２は動作的に相互に排他的であ
る。すなわち、情報はアドレスデータバス９０とＰＲＯ
Ｍパンクロ８とのいずれかからマイクロプログラム制御
ｌｌ装Ｍ６４に与えられることができる。

そのような排他的な動作は３状態バッファ７０および７
２のエネーブル線９４中で、第２および第１の３状態バ
ッファ７２および７０の間に位置しているインバータ９
２によって確実に行われる。すなわち、もしも３状態バ
ッファ７０または７２の一つがエネーブルにされるとそ
のエネーブル信号の２進反転値が他方の３状態バッファ
７２または７０に与えられ、それによりそこを流れる情
報が阻止される。

その一般的命令と共にアドレスされた特定の周辺装置６
０のための特有の命令を受信すると、マイクロプログラ
ム制御装置Ｉ６４は情報をスクラッチ・パッドメモリ６
６から多重化されたアドレス／データバス９０を介して
特定のアドレスされた周辺装置６０に伝送する。特定の
周辺装置６０に対して設定された特有の命令がアクセス
され、マイクロプログラムＩｌｌ　’Ｋ）装置６４によ
って受信されると、蓄積装置３０と特定のアドレスされ
た周辺装［６０との間の実際のデータの伝送は、直接、
すなわち命令処理を必要とせずに実行される。すなわち
情報は多重アドレス／データバス９０を介して受信され
、必要ならば計算論理装置６２によって動作され、多重
アドレス／データバス９０によって指定された周辺＠茸
６０へ直接戻され、或いは送られる。

蓄積装置３０に蓄積された全てのデータの伝送が完了す
ると、割込み信号がデコードおよびラッチ論理＠Ｍ７４
の割込み要求ｌｌ９６を介してマイクロコンピュータ１
８に供給されることができる。

情報が周辺装置６０から蓄積装置３０へ伝送されるべき
ときには、データおよび命令情報の流れは前記の場合と
反対になる。この装置インターフェイス制ａｌｌ装置ｉ
１０の特別の利点の一つは、その装置と無関係なプログ
ラムが装置バス１４に接続された全ての周辺装置６０に
共通の全ての命令を含むように設計されていることであ
る。したがって装置特定プログラムで必要なのはそれに
附随した個々の周辺装置６０に特有の命令を含むことだ
けである。例えば、装置と無関係なプログラムは全ての
周辺装！１６０に対する一般的な読取りおよび書込み命
令を含むことができる。しかしながら、例えば命令また
はデータをキーボードに書込もうとするのは馬鹿げたこ
とであるから、そのキーボードに関する装置特有プログ
ラムはそのようなかきがこみ命令は消去されることにな
る。同様に蟲速度プリンタから情報を読取ることは馬鹿
げたことであるから、そのプリンタの装置特有プログラ
ムはそのような命令は含んでいない。さらに、全ての周
辺装置に関する情報はＰＲＯＭパンクロ８中に蓄積され
ており、したがって蓄積装置の容量の減少はない。

前記の装置と無関係および装置特有プログラムは当業者
によく知られており、この発明の説明において特有プロ
グラムの詳細を説明する必要はないものと思われる。し
かしながら、最も好ましい実施例においては装置バス１
４に付属する全ての周辺装置は同じ通信プロトコールし
たで動作することに注意されたい。このような実施例の
ための特定の装置および方法は本出願人の同日出願明ｍ
ｌＩ中に記載されている。各周辺装置インターフェイス
装置カードにただ一つの通信プロトコール変換の実行の
タスクを割当てる結果として、装置と無関係のプログラ
ムは一般化し、それらの周辺装置６０との全ての命令お
よび通信に対するスケルトンを与える。そのようにする
と、装置特有プログラムはそれに附随した各個々の周辺
装置６０の特定の特異の性質に関するもののみである。

通常前記のような状況下では周辺インターフェイス装置
５６が一度設備されれば装置特有プログラムの変化を必
要とすることはないことは明白である。それにも拘らず
、装置特有プログラムは従来より知られている書込み可
能なＩＩＩ　ｍ蓄積（ＷＯ２）技術を使用して動的に変
化されることができる。

データをそこに保持し、一方ではデータを装置インター
フェイス制御装置１０から蓄積装置３０へ伝送させるべ
きであるスクラッチ・パッドメモリ６６は全体的に装置
インターフェイス制御ｌ装［１０へ蓄積装置３０を専用
にするように見せることを可能にする。このような蓄８
に装置３０の装置と無関係の、および専用の動作は本出
願人の同日出願明細書中に記載されている。すなわち蓄
積装置から装置インターフェイス回路制御装［１０へ情
報が伝送されるとき、スクラッチ・パッドメモリ６６は
、計算論理装置６２はそこにデータおよびアドレスを保
持して、現在の情報で動作している間前記の情報を効果
的にバッファする。したがってデータ伝送中計算論理装
置６２は情報の連続した流れを受け、したがって情報処
理を待つために失われる時間は少なく、或いはほとんど
ない。

情報のステップ・パイ・ステップの伝送はデコードおよ
びラッチ論理装置７４を介して生成されストローブ線９
８によって蓄積装Ｍ３０に与えられたストローブ信号お
よびデータバス１４に与えられたストローブおよびスト
ローブ線１００によってアドレスされた周辺装置に与え
られたストローブによって効果的に制御される。

第３図乃至第６図に示した実際的な実施例の構成におい
て、装置インターフェイス制御装置１ｏは第３図に示す
ように計算論理装置６２を備え、それはＡＭＤ社（カリ
フォルニア、サンニバル）より市販されている２９１１
６型である。マイクロプログラムＩＩＩ　ｔｅｌ装置６
４はＡＭＤ社より市販されている２９１ＯＡ型である。

さらに第３図に示すマルチプレクサ８０および８２はテ
キサス・インスツルメント社（テキサス、ダラス）より
市販されている７４ＡＳ３５２型である。第１および第
２の７リツプフロツプ８４．８６はテキサス・インスツ
ルメント社より市販されている７４ＡＬＳ７４型である
。

ざらに第３図に示す第１および第２の３状態バツフ７７
０および７２はテキサス・インスツルメント社より市販
されている７４ＡＬＳ１２４４型である。

第４図に示された構成例において、ＰＲＯＭバンクはＡ
ＤＭ社より市販されている６個の２７８４７型素子を有
している。各２７３４７型素子は約１６キロビツトのプ
ログラム可能なメモリ各員を有するように構成されてい
る。このような容量は所定の通信プロトコールしたに動
作する複数の周辺装置を制御するのに必要な沿うとと無
関係なプログラムおよび１３Ｍ特有プログラムの両者に
対して充分以上のものであることが認められた。

発撮器モジュール１０２を含むデコードおよびラッチ論
理装［７４の一例は第５図に示されている。

このデコードおよびラッチ論理装ｊｉ１７４はＡＤＭ社
より市販されている第１および第２のＰＡＬ１６Ｒ８Ｌ
な９らびに複数の論理ゲートを有している。

この実施例では発振器モジュールはモトローラ社（アリ
シナ、フェニックス）より市販されているＫｌ　１１４
Ａ−６−００ＭＨ２である。

スクラッチ・パッドメモリ６６の好ましい一例は第６因
に示すように第１および第２のラッチ１６および７８を
備えている。このスクラッチ・パッドメモリ６６はハリ
ス社（フロツグ、メルボルン）より市販されている１対
の８Ｍ６５１６２型ランダムアクセスメモリｖＲｒ１１
を備え、それぞれ１６キロピツトのメモリとからを行な
うことができる。図示のように各ラッチ７６および７８
はテキサス・インスツルメント社より市販されている７
４ＡＬＳ３７３型である。

全ての周辺ｉ置に関係する命令はデータが伝送されるた
めに蓄積装置から別々に与えられなげればならないから
、マイクロコンピュータは特定の周辺装置に対して全て
のデータが伝送された後でのみ割込みされる。さらにマ
イクロコンピュータはデータ蓄積装置ｆ３０のような命
令を与えることから開放される。さらに周辺装置命令の
セットを装置と無関係なプログラムと装置特有プログラ
ムとに分割することによって複数の周辺装置が単一の制
御装置１０によって制御でき、それにも拘らずマイクロ
コンピュータ１８の割込みローディングは少なくなる。

したがってバス持ち、バス占有および割込みＦＲｒｍの
状態は実質上完全に消去され、単一の制御装置により制
御される周辺＠置の数は増加される。

以上この発明を実施例と関連して説明してきたが、この
発明の技術的範囲に含まれるその他の装置および形態開
発可能であることは容易に理解できよう。したがってこ
の発明は特許請求の範囲の記載によってのみ限定される
べきものである。

【図面の簡単な説明】

第１図はこの発明の装置インターフェイス制御第２図に
示した装置中のマイクロプロセッサおよびプログラム制
御装置の代表的なものの１例であり、第４図は第２図に
示した装置中の装置と無関係な部分および装置特有部分
の１例であり、第５図は第２図に示した装置中のメモリ
インターフェイス装置の１例であり、第６図は第２図に
示した装置中のローカルメモリの１例である。１２・・・装置バスインターフェイス手段、１４・・・
装置バス、１６・・・マイクロコンピュータインターフ
ェイス手段、１８・・・マイクロコンピュータ、２０・
・・装置と無関係のプログラム蓄積装置、２２・・・装
置特有プログラム蓄積装置、２４・・・専用マイクロプ
ロセッサ。出願人代理人　弁理士　鈴江武彦ど

Claims

【特許請求の範囲】

（１）複数のデータ通信手段と相互接続するように構成
されている装置バスをインターフェイスする手段と、蓄積装置をインターフェイスする手段と、前記蓄積装置とは別個の、前記全てのデータ通信手段に
対する全ての命令を蓄積する手段とを具備していること
を特徴とする装置インターフェイス制御装置。
（２）前記命令を蓄積する手段は前記装置バスに接続さ
れた全てのデータ通信手段に共通の命令を蓄積する手段
と、前記データ通信手段のそれぞれに特有の命令を蓄積
する手段とを具備している特許請求の範囲第１項記載の
装置インターフェイス制御装置。
（３）前記装置バスインターフェイス手段と前記蓄積装
置インターフェイス手段との間のデータの伝送に使用さ
れるマイクロプロセッサを具備している特許請求の範囲
第１項記載の装置インターフェイス制御装置。
（４）前記マイクロプロセッサは、計算論理装置と、マ
イクロプログラム制御装置とを具備し、前記計算論理装
置とマイクロプログラム制御装置はそれと協同するスク
ラッチ・バッドメモリを備えている特許請求の範囲第１
項記載の装置インターフェイス制御装置。
（５）前記命令を蓄積する手段は、複数のプログラム可
能な読取り専用メモリ装置と、アドレス／データバスと
、前記アドレス／データバスに対する前記マイクロプロ
グラム制御装置によるアクセスおよび前記複数のプログ
ラム可能な読取り専用メモリ装置の出力を調整する手段
とを具備している特許請求の範囲第４項記載の装置イン
ターフェイス制御装置。
（６）前記アクセス調整手段は、前記蓄積装置と前記マ
イクロプログラム制御装置との間の前記アドレス／デー
タバスに直列に接続された第１の３状態バッファと、前
記プログラム可能な読取り専用メモリ装置の出力と前記
マイクロプログラム制御装置との通路に直列に接続され
た第２の３状態バッファと、前記第１または第２の３状
態バッファのいずれか一方のみを排他的にエネーブルに
する手段とを具備している特許請求の範囲第５項記載の
装置インターフェイス制御装置。
（７）前記排他的にエネーブルにする手段は２進インバ
ータであり、この２進インバータは前記第１または第２
の３状態バッファの間のエネーブルな通路に直列に位置
している特許請求の範囲第６項記載の装置インターフェ
イス制御装置。
（８）前記蓄積装置インターフェイス手段はアドレス／
データバスを具備している特許請求の範囲第７項記載の
装置インターフェイス制御装置。
（９）協同するスクラッチ・パッドメモリを有する専用
のマイクロプロセッサを具備し、前記スクラッチ・パッ
ドメモリは前記アドレス／データバスに接続されている
特許請求の範囲第８項記載の装置インターフェイス制御
装置。
（１０）前記蓄積手段は同じ通信プロトコール下で動作
する前記データ通信手段に対しての命令のみを有してい
る特許請求の範囲第１項記載の装置インターフェイス制
御装置。
（１１）前記命令蓄積手段は複数のプログラム可能な読
取り専用メモリである特許請求の範囲第１項記載の装置
インターフェイス制御装置。
（１２）マイクロコンピュータと直接インターフェイス
する手段を備え、このインターフェイス手段は前記マイ
クロコンピュータからのチャンネル注意信号の受信およ
び前記制御装置からの割込み要求信号の発生に限定され
ている特許請求の範囲第１項記載の装置インターフェイ
ス制御装置。
（１３）マイクロコンピュータと直接インターフェイス
する手段は第１のフリップフロップを具備している特許
請求の範囲第１２項記載の装置インターフェイス制御装
置。
（１４）前記装置バスを監視する手段を具備している特
許請求の範囲第１３項記載の装置インターフェイス制御
装置。
（１５）前記装置バスを監視する手段は第２のフリップ
フロップである特許請求の範囲第１４項記載の装置イン
ターフェイス制御装置。
（１６）専用のマイクロプロセッサと、前記直接マイク
ロコンピュータをインターフェイスする手段および前記
装置バス監視手段と前記マイクロプロセッサとの間をイ
ンターフェイスする手段とを具備している特許請求の範
囲第１５項記載の装置インターフェイス制御装置。