JPS6119229A - 利得制御装置 - Google Patents
利得制御装置Info
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- JPS6119229A JPS6119229A JP13928184A JP13928184A JPS6119229A JP S6119229 A JPS6119229 A JP S6119229A JP 13928184 A JP13928184 A JP 13928184A JP 13928184 A JP13928184 A JP 13928184A JP S6119229 A JPS6119229 A JP S6119229A
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- outputs
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＡ／Ｄコンバータの入力信号レベルを適切な
値に保持するための利得制御装置に関するものである。
値に保持するための利得制御装置に関するものである。
ディジタル信号処理などの前段に位置するＡ／Ｄコンバ
ータの入力レベルは、Ａ／Ｄコンバータが飽和する値よ
シも小さく、且つ量子化雑音を軽減するために十分な太
キ嘔を推持することが望まれる。これを実現する方法と
して、アナログ信号をディジタル信号へ変換する前に、
従来技術によるアナログ自動利得制御回路を使用するこ
とが考えられる。この方法は実現可能であるが、ライン
タル時分割処理を行う場合、各アナログ信号ライン毎に
利得制御回路を必要とし、ハードウェアの増大、コスト
の増大につながる。例えば、レーダ信号処理において、
ひとつの送信パルスと次の送信パルスの間を、一定時間
間隔で分割しくひとつの分割区間全レンジピンと呼ぶ）
、各レンジビン毎に利得制御を行う場合などである。そ
こで７１−ドウエアの増大、コストの増大を防ぐ手段と
して。
ータの入力レベルは、Ａ／Ｄコンバータが飽和する値よ
シも小さく、且つ量子化雑音を軽減するために十分な太
キ嘔を推持することが望まれる。これを実現する方法と
して、アナログ信号をディジタル信号へ変換する前に、
従来技術によるアナログ自動利得制御回路を使用するこ
とが考えられる。この方法は実現可能であるが、ライン
タル時分割処理を行う場合、各アナログ信号ライン毎に
利得制御回路を必要とし、ハードウェアの増大、コスト
の増大につながる。例えば、レーダ信号処理において、
ひとつの送信パルスと次の送信パルスの間を、一定時間
間隔で分割しくひとつの分割区間全レンジピンと呼ぶ）
、各レンジビン毎に利得制御を行う場合などである。そ
こで７１−ドウエアの増大、コストの増大を防ぐ手段と
して。
ディジタル信号処理を応用した。ディジ乏ル利得制御回
路が考えられた。
路が考えられた。
従来のこの種の装置として、第１図に示すものがある。
第１図において、（１）は入力信号を減衰するためのス
テップ・アッテネータ、’ ＋２１Ｈ前記ステツプΦア
ツテネータ（１）出力をディジタル信号に変換するＡ
／ Ｄ ：Ｉンバータ、 （３ａ） は前記Ａ ／
Ｄ ：Ｉンバータ（２）の出力ｉ１／Ｍ（Ｍ：定数）
にスケーリングする第１のスケーラ、（４）は前記第１
のスケーラ（３ａ）出力の絶対値を出力する絶対値回路
、（５）は前記絶対値回路（４）出力とスレッショルド
定数に１の差を出力する減算器、（６）は前記減算器（
５）、出力の積分値を保持するレジスタ、（７）は前記
減算器（５）出力と前記レジスタ（６）出力の和を出力
する加算器。
テップ・アッテネータ、’ ＋２１Ｈ前記ステツプΦア
ツテネータ（１）出力をディジタル信号に変換するＡ
／ Ｄ ：Ｉンバータ、 （３ａ） は前記Ａ ／
Ｄ ：Ｉンバータ（２）の出力ｉ１／Ｍ（Ｍ：定数）
にスケーリングする第１のスケーラ、（４）は前記第１
のスケーラ（３ａ）出力の絶対値を出力する絶対値回路
、（５）は前記絶対値回路（４）出力とスレッショルド
定数に１の差を出力する減算器、（６）は前記減算器（
５）、出力の積分値を保持するレジスタ、（７）は前記
減算器（５）出力と前記レジスタ（６）出力の和を出力
する加算器。
（８）は前記加算器（７）出力が正の場合そのまま加算
器出力を出力し、加算器（７）出力が負の場合零全出力
１し、前記レジスタ（６）の入力信号とす
る半波整流回路、 （３ｂ）は前記レジスタ（６１出
力を１７Ｎ（Ｎ：定数）にスケーリングし、前記ステッ
プ−アッテネータ（１）の制御信号として出力する第２
のスケーラである。
器出力を出力し、加算器（７）出力が負の場合零全出力
１し、前記レジスタ（６）の入力信号とす
る半波整流回路、 （３ｂ）は前記レジスタ（６１出
力を１７Ｎ（Ｎ：定数）にスケーリングし、前記ステッ
プ−アッテネータ（１）の制御信号として出力する第２
のスケーラである。
次に動作について説明する。入力信号はＡ ／ Ｄコン
バータ（２）で飽和しないようにステップ・アッテネー
タ（１１で減衰嘔れる。ステップ・アッテネータ（ＩＩ
の側径ｊは、第２のスケーラ（６ｂ）で１／Ｎにスケ−
リンクされたレジスタ（６）出力によって行われる。Ａ
／ Ｄコンバータ（２）出力は第１のスケーラ（３ａ
）で１／Ｍにスケーリンク芒れ絶対値回路（４）によっ
て振幅成分のみ取り田畑れる。この振幅成分は減算器（
５）によってスレッショルド定数Ｋｔ ｋ減算器れ、
加算器（７）、半波整流回路（８）、レジスタ（６）か
ら成るアキュムレータ回路へ送られ、Ａ／Ｄコンバータ
（２）の出力があるレベルになるまで積分でれる。
バータ（２）で飽和しないようにステップ・アッテネー
タ（１１で減衰嘔れる。ステップ・アッテネータ（ＩＩ
の側径ｊは、第２のスケーラ（６ｂ）で１／Ｎにスケ−
リンクされたレジスタ（６）出力によって行われる。Ａ
／ Ｄコンバータ（２）出力は第１のスケーラ（３ａ
）で１／Ｍにスケーリンク芒れ絶対値回路（４）によっ
て振幅成分のみ取り田畑れる。この振幅成分は減算器（
５）によってスレッショルド定数Ｋｔ ｋ減算器れ、
加算器（７）、半波整流回路（８）、レジスタ（６）か
ら成るアキュムレータ回路へ送られ、Ａ／Ｄコンバータ
（２）の出力があるレベルになるまで積分でれる。
ここで、ステップ入力に対する応答について説明する。
入力信号の振幅ｆｆ：Ａ 、 Ａ ／ Ｄコンバータ
出力をＸｎ 、 レジスタ出力をＲｎ とおくと、
（ｎはサンプル番号、 ｎ−０＋ １ ＊ Ｌ
”’ ） Ｘｎ１ とＲｎ は＋１１式及び（２１式
で表嘔れる。
出力をＸｎ 、 レジスタ出力をＲｎ とおくと、
（ｎはサンプル番号、 ｎ−０＋ １ ＊ Ｌ
”’ ） Ｘｎ１ とＲｎ は＋１１式及び（２１式
で表嘔れる。
」廉ユ
ｘｎ−１＝ Ａ −１０２ＯＮ−・・１ｌｌｆｌ１式は
ステップ・アッテネータ（１１の減衰特性を表し、（２
）式はアキュムレータの特性を表子。サンプリング周期
２Ｔ、Ｒｎ の変化をムＲとおくとＲの変化する速度は
。
ステップ・アッテネータ（１１の減衰特性を表し、（２
）式はアキュムレータの特性を表子。サンプリング周期
２Ｔ、Ｒｎ の変化をムＲとおくとＲの変化する速度は
。
Ｒｎ−１
サンプリング速度が入力信号の帯域よシ十分太きいと仮
定すれば。
定すれば。
（４）入から時間ｔとＲの関係は（５）式で表でれる。
ＣＣで、応答時間Ｔｒ’ｉＲの変化速度の６３％減少点
で近似すると。
で近似すると。
Ａ 、＞ ） ＭＫｌの場合
と々る。これに対して、大振幅入力が急に小振幅になっ
た場合の回復速度は、Ａ＝σとおくことにより（４）式
から となる。Ｒの収束値は（９）式で表される。
た場合の回復速度は、Ａ＝σとおくことにより（４）式
から となる。Ｒの収束値は（９）式で表される。
従って急に入力が不埒くなった場合の回復時間Ｔθは
となる。
例えはＡ ＝ １００００ 、 Ｍ、＝６４． Ｋｉ
＝８． Ｎ＝２の場合 Ｔｒ ＝ ２．２ Ｔ
、、、αｂＴｓ ＝ ６．５ Ｔ
・” （１２
となる。なお、半波整流回路（８）は入力信号・振幅が
不埒くなった場合に、連続的に制御を停止するために挿
入てれている。
＝８． Ｎ＝２の場合 Ｔｒ ＝ ２．２ Ｔ
、、、αｂＴｓ ＝ ６．５ Ｔ
・” （１２
となる。なお、半波整流回路（８）は入力信号・振幅が
不埒くなった場合に、連続的に制御を停止するために挿
入てれている。
半波整流回路（８）が無い場合、アキュムレータは−に
１′ｆ：積分し続はオーバーフローによる発振を開始す
る。
１′ｆ：積分し続はオーバーフローによる発振を開始す
る。
第２図ｆａ）は入力信号振幅、第２図ｆｂ）は出力信号
振幅の一例である。図のごとく、大振幅から小振幅へ変
化した時の出力振幅回復時間１゛θ はステップ入力応
答時間Ｔｒ よりも大きくなる。
振幅の一例である。図のごとく、大振幅から小振幅へ変
化した時の出力振幅回復時間１゛θ はステップ入力応
答時間Ｔｒ よりも大きくなる。
以上のように従来の利得制御装置は、入力信号振幅が急
に大から小へ減少したときに出力振幅の回復が遅くなる
という欠点があった。
に大から小へ減少したときに出力振幅の回復が遅くなる
という欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めに彦されたもので、２種類のスレッショルド定数を切
Ｑ換えて使用することによって。
めに彦されたもので、２種類のスレッショルド定数を切
Ｑ換えて使用することによって。
振幅回復速度の速い利得制御装置を提供すること金目的
としている。
としている。
第３図に本発明の一実施例を示す。以下第３図について
説明する。図において、（１）は入力信号を減衰させる
だめのステップ・アッテネータ、（２）は前記ステップ
・アッテネータ（１１出力金ディジタル信号に変換する
Ａ／Ｄコンバータ、 （３ａ）は前記Ａ ／ Ｄコン
バータ（２）の出力’ｉ１／Ｍにスケーリングする第１
のスケーラ、（４）は前記第１のスケーラ（６ａ）出力
の絶対値を出力する絶対値回路、（５）は前記絶対値回
路（４）出力とスレッショルド定数に１あるいはに２
の差を出力する減算器、（６）は前記減算器（５）出
力の積分値を保持するレジスタ、（７）は前記減算器（
５）出力と前記レジスタ（６）出力の和音出力する加算
器、（８）は前記加算器（力出力が正の場合そのまま加
算器出力を出力し、加算器（７）出力が角の場合＠を出
力し、前記レジスタ（６）の入力信号とする半波整流回
路、 （３ｂ） は前記レジスタ（６）出力を１／Ｈ
にスケ−リンクし、前記ステップ・アッテネータ（１１
の制御信号として出力する第２のスケーラ、（９）は制
御信号入力が論理“０″のとき、第１のスレッショルド
定数に１ヲ出力し、制御信号入力が論理“１”のと＠第
２のスレッショルド定数に２ ｋ出力するセレクタ、
（ＩＯ＆）は前記絶対値回路（４）出力が第１のスレ
ッショルド定ａＫ１ よりも不埒いときに論理“°１”
、（−うでない場合論理“°０”を出力する第１の比較
器、 （ｉｏｂ）は前記レジスタ（６）出力が第２の
スレッショルド定数に２ よシも大きいときに論理“
１”、そうでない場合論理“０”を出力する第２の比較
器、（１ｂは前記第１及び第２の比較器（１０ａＸ１ｏ
ｂ） の論理積を前記セレクタ（９）の制御信号とし
て出力するＡ Ｎ Ｄ回路である。
説明する。図において、（１）は入力信号を減衰させる
だめのステップ・アッテネータ、（２）は前記ステップ
・アッテネータ（１１出力金ディジタル信号に変換する
Ａ／Ｄコンバータ、 （３ａ）は前記Ａ ／ Ｄコン
バータ（２）の出力’ｉ１／Ｍにスケーリングする第１
のスケーラ、（４）は前記第１のスケーラ（６ａ）出力
の絶対値を出力する絶対値回路、（５）は前記絶対値回
路（４）出力とスレッショルド定数に１あるいはに２
の差を出力する減算器、（６）は前記減算器（５）出
力の積分値を保持するレジスタ、（７）は前記減算器（
５）出力と前記レジスタ（６）出力の和音出力する加算
器、（８）は前記加算器（力出力が正の場合そのまま加
算器出力を出力し、加算器（７）出力が角の場合＠を出
力し、前記レジスタ（６）の入力信号とする半波整流回
路、 （３ｂ） は前記レジスタ（６）出力を１／Ｈ
にスケ−リンクし、前記ステップ・アッテネータ（１１
の制御信号として出力する第２のスケーラ、（９）は制
御信号入力が論理“０″のとき、第１のスレッショルド
定数に１ヲ出力し、制御信号入力が論理“１”のと＠第
２のスレッショルド定数に２ ｋ出力するセレクタ、
（ＩＯ＆）は前記絶対値回路（４）出力が第１のスレ
ッショルド定ａＫ１ よりも不埒いときに論理“°１”
、（−うでない場合論理“°０”を出力する第１の比較
器、 （ｉｏｂ）は前記レジスタ（６）出力が第２の
スレッショルド定数に２ よシも大きいときに論理“
１”、そうでない場合論理“０”を出力する第２の比較
器、（１ｂは前記第１及び第２の比較器（１０ａＸ１ｏ
ｂ） の論理積を前記セレクタ（９）の制御信号とし
て出力するＡ Ｎ Ｄ回路である。
次に動作について説明了る。入力信号の振幅をＡ、Ａ／
Ｄコンバータ出力振幅をＸ、レジスタ出力をＰとおくと
、大振幅ステップ入力に対する応答時間Ｔｒ は（１３
１式で表でれる。
Ｄコンバータ出力振幅をＸ、レジスタ出力をＰとおくと
、大振幅ステップ入力に対する応答時間Ｔｒ は（１３
１式で表でれる。
ただしＡ＞＞ＭＫｉ 、 Ｔ ｕサンプリング周期で
ある。
ある。
これに対して、大振幅入力が急に小振幅になった場合、
０４１式、０９式が成立する。
０４１式、０９式が成立する。
Ｘ（ＭＫｌ ・・・０４）
Ｒ＞ Ｋ、２ ・・・
θ９このとき、第１及び第２の比較器（１０ａ）（１０
ｂ）出力は論理ｕ １１Ｉとなるため、ＡＮＤ回路回路
α力出力理“１”となジ、セレクタ（９）出力はに１
カ）らに２ に切り換イつる。従って振幅の回復時
間Ｔｓ はとなる。−に２ ＞ Ｋ１ とすることに
よってＴｅ ｋ不遊くすることができる。
Ｒ＞ Ｋ、２ ・・・
θ９このとき、第１及び第２の比較器（１０ａ）（１０
ｂ）出力は論理ｕ １１Ｉとなるため、ＡＮＤ回路回路
α力出力理“１”となジ、セレクタ（９）出力はに１
カ）らに２ に切り換イつる。従って振幅の回復時
間Ｔｓ はとなる。−に２ ＞ Ｋ１ とすることに
よってＴｅ ｋ不遊くすることができる。
例えは、Ａ−４００００、Ｍ＝６４ 、 Ｋ４＝ａ
。
。
Ｋ２＝２４．Ｎ＝２の場合
Ｔｒ ”” ２．２ Ｔ
・、４７１ＴＳ＝２．２Ｔ
・・・α槌となシ＋ Ｔｅ ｋＴｒ と同
程度に小豆くすることが可能となる。
・、４７１ＴＳ＝２．２Ｔ
・・・α槌となシ＋ Ｔｅ ｋＴｒ と同
程度に小豆くすることが可能となる。
なお上記実施例では、アキュムレータ回路にレジスタを
用いたが他の記憶素子も使用できる。
用いたが他の記憶素子も使用できる。
以上のように、この発明によれは、出力レベルの収束値
と応答速度を決定するスレッショルド定数を２つ定め、
入力信号レベルとアキュムレータ内容によって、スレッ
ショルド定数を切り換えることによって、大振幅入力が
急に小振幅入力になった場合の出力振幅の回復が速くな
るという効果がある。
と応答速度を決定するスレッショルド定数を２つ定め、
入力信号レベルとアキュムレータ内容によって、スレッ
ショルド定数を切り換えることによって、大振幅入力が
急に小振幅入力になった場合の出力振幅の回復が速くな
るという効果がある。
第１図は従来の利得制御装置を示す図、第２図は入出力
信号波形を承り一図、第３図は本発明の一実施例を示す
図である。 図中、（１）はステップ・アッテネータ、（２）はＡ／
Ｄコンバータ、（３）はスケーラ、（４）は絶対値回路
、（５）は減算器、（６）はレジスタ、（７）は加算器
、（８）は半波整流回路、（９）はセレクタ、 ｆｉ＋
１は比較器、（１１１はＡＮＤ回路である。 り なお９図中同一あるいは相当部分には同一符号を付して
示しである。 第２図 （α）
信号波形を承り一図、第３図は本発明の一実施例を示す
図である。 図中、（１）はステップ・アッテネータ、（２）はＡ／
Ｄコンバータ、（３）はスケーラ、（４）は絶対値回路
、（５）は減算器、（６）はレジスタ、（７）は加算器
、（８）は半波整流回路、（９）はセレクタ、 ｆｉ＋
１は比較器、（１１１はＡＮＤ回路である。 り なお９図中同一あるいは相当部分には同一符号を付して
示しである。 第２図 （α）
Claims (1)
- アナログ入力信号を導入し、ディジタル制御信号によっ
て決まる量だけ前記アナログ入力信号を減衰させるステ
ップ・アッテネータと、前記ステップ、アッテネータの
出力をディジタル信号に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの出力を１／Ｍ（Ｍ：定数）にス
ケーリングする第１のスケーラと、前記第１のスケーラ
の出力の絶対値を出力する絶対値回路と、第１の入力と
第２の入力及びセレクト制御入力を有し、このセレクト
制御信号が論理“０”の場合前記第１の入力信号を出力
し、セレクト制御信号が論理“１”の場合前記第２の入
力信号を出力するセレクタと、第１のスレッショルド定
数と、第２のスレッショルド定数をそれぞれ前記セレク
タの第１及び第２の入力信号とする手段と、前記絶対値
回路出力から前記セレクタ出力を減算し出力する減算器
と、前記減算器出力の積分値を保持する記憶素子と、前
記減算器出力と前記記憶素子出力の和を出力する加算器
と、前記加算器出力信号が正の場合そのまま加算器出力
信号を出力し、加算器出力信号が負の場合零を出力する
半波整流回路と、前記半波整流回路出力を前記記憶素子
入力へ接続する手段と、前記記憶素子出力を１／Ｎ（Ｎ
：定数）にスケーリングする第２のスケーラと、前記第
２のスケーラ出力を前記ステップ・アッテネータのディ
ジタル制御信号とする手段と、前記絶対値回路出力が前
記第１のスレッショルド定数よりも小さい場合論理“１
”、そうでない場合論理“０”を出力する第１の比較器
と、前記記憶素子出力が前記第２のスレッショルド定数
よりも大きい場合論理“１”、そうでない場合論理“０
”を出力する第２の比較器と、前記第１及び第２の比較
器出力の論理積を出力するＡＮＤ回路と、前記ＡＮＤ回
路出力を前記セレクタのセレクト制御信号とする手段と
を備えたことを特徴とする利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13928184A JPS6119229A (ja) | 1984-07-05 | 1984-07-05 | 利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13928184A JPS6119229A (ja) | 1984-07-05 | 1984-07-05 | 利得制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119229A true JPS6119229A (ja) | 1986-01-28 |
Family
ID=15241626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13928184A Pending JPS6119229A (ja) | 1984-07-05 | 1984-07-05 | 利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63317070A (ja) * | 1987-06-18 | 1988-12-26 | Niigata Eng Co Ltd | 食品素材の水戻し装置 |
| WO2014126157A1 (ja) * | 2013-02-13 | 2014-08-21 | 三菱レイヨン株式会社 | ラジカル重合性ポリエーテル、該ラジカル重合性ポリエーテルの製造方法、該ラジカル重合性ポリエーテル及びラジカル重合性ビニル系単量体を含有する重合性組成物、並びに該重合性組成物をラジカル重合して形成される共重合体、成形体及びフィルム |
-
1984
- 1984-07-05 JP JP13928184A patent/JPS6119229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63317070A (ja) * | 1987-06-18 | 1988-12-26 | Niigata Eng Co Ltd | 食品素材の水戻し装置 |
| WO2014126157A1 (ja) * | 2013-02-13 | 2014-08-21 | 三菱レイヨン株式会社 | ラジカル重合性ポリエーテル、該ラジカル重合性ポリエーテルの製造方法、該ラジカル重合性ポリエーテル及びラジカル重合性ビニル系単量体を含有する重合性組成物、並びに該重合性組成物をラジカル重合して形成される共重合体、成形体及びフィルム |
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