JPS61184926A - デイジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、サーボ装置などの出力回路に用いられ、中心
付近の直線性が要求されるディジタル−アナログ変換器
に関するものである。

従来の技術 近年、制御の分野ではアナログ方式に代わり、ディジタ
ρ方式が主流となってきているが、駆動部への出力はア
ナログ信号として出力されることが多く、ディジタμ方
式の場合制御信号をディジタル−アナログ変換して駆動
部へ出力している。

ディジタル−アナログ変換器（以下Ｄ／ム変換器と称す
る）の入出力特性として、直線性が重要であり、直線性
を容易に得ることが大きな問題となっている。

以下図面を参照しながら、上述した従来のＤ／ム変換器
の一例について説明する。

第４図は、従来のＤ／ム変換器を示すものでろシ、ここ
では８ビットのラダー抵抗回路網型のＤ／ム変換器につ
いて説明する。第４図において、１は基準電圧源、１０
０は同一の抵抗値２Ｒの抵抗１０１−１１０と同一の抵
抗値Ｈの抵抗１１１へ１１７とからなるラダー抵抗回路
網、２００はラダー抵抗回路網１００の重み付けられた
各抵抗１０１Ｐ−１０８の一端に接続されたスイッチ２
０１〜２０８からなるスイッチ回路群、２＾９はディジ
タル信号入力端子で２が最上位側で９が最下位側である
。１０はＤ／ム変換出力を増幅する演算増幅器、１１は
演算増幅器１０の帰還抵抗、１２は演算増幅器１ｏのオ
フセット補償用抵抗、１３はＤ／人変換出力端子である
。スイッチ２０１〜２０８はラダー抵抗回路網１００の
重み付けられた各抵抗の一端を、２〜９のディジタル信
号入力端子に入力されるディジタル信号のレベルにより
基準電圧源１、または接地側に接続する。演算増幅器１
０の帰還抵抗１１の抵抗値はラダー抵抗回路網１００の
１１１　へ１１７の抵抗値の３倍である３Ｒとする。

以上のように構成されたＤ／ム変換器について以下その
動作について説明する。

まず、ディジタル信号入力端子２〜９に最上位側から最
下位側に向って〔１０００００００〕のディジタル信号
が入力されたとする。ここでは、信号のローレベルを“
０″トシ、ハイレベルヲ“１″としている。スイッチ２
０１〜２０８はビットに応じて重み付けられた抵抗２０
１〜２０８をディジタル入力信号が“１゛のとき基準電
圧源１側に、ディジタル入力信号が“０゛のとき接地側
に接続する。従って、ディジタル入力信号によりスイッ
チ２０１は基準電圧源１の方へ接続され、スイッチ２０
２〜２０８は接地側に接続される。

抵抗１０１〜１１０の抵抗値は２Ｒで、抵抗１１１〜１
１７の抵抗値はＲでめるので、ム点の合成インピーダン
スはＲとなる。基準電圧源１の電圧をＸとすると、ム点
の電圧は１　／　３　牢Ｘとなシ、Ｄ／ム変換出力端子
１３に出力される電圧は、演算増幅器１０の入力抵抗１
１０の抵抗値が２１゜帰還抵抗１１の抵抗値が３Ｒであ
るので１／２＊Ｘとなり、最上位ビットに対応した出力
が得られる。他のディジタル信号入力端子３〜９につい
ても同様のことが言え、ディジタル信号入力端子３から
９に向って、ビットの重みが小さくなる。ディジタル信
号入力端子２〜９に最上位側から最下位側に向って〔ｏ
００００００１〕のディジタル信号が入力されると、ス
イッチ２０Ｂのみが基準電圧源１側に接続され、他のス
イッチ２０１〜２０７は接地される。従って、Ｄ／ム変
換出力端子１３に出力される電圧は１／１２８＊Ｅとな
シ、最下位ビットすなわち８ビット目に対応した出力が
得られる。

発明が解決しようとする問題点 しかしながら上記のような構成では、Ｄ／ム変換器の出
力特性において直線性を得るには、各ビットに対応した
重み付けをする抵抗の相対精度を確保することが重要で
ある。しかしながら、最上位ビットに対応する抵抗の相
対精度を確保することが困難となり、Ｄ／ム変換器の中
心付近において、すなわちディジタル入力信号が最上位
側から最下位側に向って〔ｏ１１１１１１１〕から〔１
Ｑｏ０００００〕に変わるときに、Ｄ　／　Ａ変換出力
の直線性が保てなくなる。最上位側から最下位側に向っ
て〔０１１１１１１１〕から〔１００００ｏｏＯ〕に変
わるときに直線性を保つには抵抗１０９以外の抵抗の抵
抗値の相対誤差を零としても、抵抗１０９の相対誤差を
０．４チ以下にしなければならない。集積回路において
、相対精度を０．４％以下にすることは難しく、抵抗を
トリミングなどして精度を得ている。特に、サーボ装置
においては、Ｄ／ム変換器の中心付近におけるＤ／ム変
換出力の直線性は重要であり、サーボ装置の性能を決め
る上で大きな役割を果す。

本発明は、かかる点に鑑みてなされたもので、簡易な構
成でＤ／ム変換出力の中心付近において直線性の良いＤ
／ム変換器を提供することを目的としている。

問題点を解決するための手段 上記問題点を解決するために本発明のＤ／ム変換器は、
Ｌビットの要素Ｄ／ム変換器と、要素Ｄ／ム変換器の最
下位側からＭビット目に対応したアナログ出力値を出力
する基準出力回路と、要素Ｄ／ム変換器に入力されるデ
ィジタル信号を制御するディジタル入力信号制御回路と
、要素Ｄ／ム変換器のアナログ出力と基準出力回路の出
力を加算する加算回路と、ディジタル入力信号制御回路
の出力により基準出力回路の出力端子から加算回路の入
力端子への経路を選択的にオン、オフするスイッチ手段
とからなるＬピットのＤ／人変換器である。

作用 本発明は上記した構成によって、要素Ｄ／ム変換器のデ
ィジタル入力信号の値が、最上位ビットがローレベルで
残りのビットすべてがハイレベルの状態から、最上位ビ
ットがハイレベルで残りのビットすべてがローレベルの
状態になるのを禁止し、下位Ｖビットに対応するアナロ
グ出力値を要素Ｄ／ム変換器の出力値に加算することに
より、ディジタル入力信号の下位Ｍビットに相当する区
間においてＤ／ム変換器の中心付近の直線性を良くして
いる。

実施例 以下本発明の一実施例のＤ／ム変換器について図面を参
照しながら説明する。

第１図は本発明のＤ／ム変換器の基本構成を示すもので
ある。なお、第４図におけるものと同一のものには同一
の符号を付し、重複する説明は省略する。第１図におい
て、３００は、基準電圧源１と、第１のラダー抵抗回路
網１００と、スイッチ回路群２００と、第１の演算増幅
器１ｏと、第１の演算増幅器１０の帰還抵抗１１と、第
１の演算増幅器１０のオフセット補償用抵抗１２とから
なる要素Ｄ／ム変換器、４００はディジタル入力信号制
御回路で、ディジタル信号入力端子２〜６が接続されて
いる。ディジタル入力信号制御回路４００の出力端子４
１２〜４１６の出力信号によりスイッチ２０１−２０５
は基準電圧源１または接地側に接続される。また、ディ
ジタル入力信号制御回路４００の出力端子４１７の出力
信号によりスイッチ１８（後述）は基準出力回路６００
（後述）の出力端子から加算回路の入力端子への経路を
オン、オフする。５００は同一の抵抗値２Ｒの抵抗５０
１〜６０６と同一の抵抗値Ｒの抵抗６０７〜５０９から
なる第２のラダー抵抗回路網で、抵抗６０１〜５０４の
入力端子はそれぞれ接地され、抵抗６０６の入力端子は
基準電圧源１に接続されている。１４は第２の演算増幅
器、１６は３Ｒの抵抗値をもつ第２の演算増幅器１４の
帰還抵抗、１６は第２の演算増幅器１４のオフセット補
償用抵抗である。６００は第２のラダー抵抗回路網６０
０と、第２の演算増幅器１４、第２の演算増幅器１４の
帰還抵抗と、第２の演算増幅器１４のオフセット補償用
抵抗１６からなる基準出力回路でるる。１７は要素Ｄ／
ム変換器３００の出力と基準出力回路６００の出力を加
算する加算回路であり、１３は加算回路１７の出力端子
である。１８はディジタル入力信号制御回路４００の出
力端子４１７の出力信号により基準出力回路ｅｏｏの出
力端子から加算回路１７の入力端子への経路を選択的に
オン、オフするスイッチである。

第２図は、ディジタル信号入力信号制御回路４００の一
具体例である。第２図において、４０１〜４０４は、そ
れぞれの入力端子がディジタル信号入力端子３〜６に接
続されているインバータ、４０５はディジタル信号入力
端子２とインバータ４０１〜４０４の出力端子が入力端
子に接続されているＮＡＮＤゲート、４０６はＨＡＮＤ
ゲート４０６の出力端子とディジタル信号入力端子２が
入力端子に接続されているＡＮＤゲート、４０７〜４１
０はそれぞれの第１の入力端子にＮＡＮＤゲート４０６
の出力端子が、第２の入力端子にそれぞれインバータ４
０１〜４０４の出力端子が接続されているＮＡＮＤゲー
ト、４１１は入力端子にＮＡＮＤゲート４０５の出力端
子が接続されているインバータである。ムＮＤゲート４
ｏ６、ＮＡＮＤゲート４０７Ａ−４１ｏ１イア／＜−１
４１１の各出力端子はディジタル入力信号制御回路４０
０の出力端子４１２〜４１７に接続される。

以上のように構成されたＤ／Ａ変換器について以下第１
図及び第２図を用いてその動作を説明する。

まず、第１図は本発明のＤ／Ａ変換器の基本構成を示す
ものであって、要素Ｄ／Ａ変換器３００は、ディジタル
入力信号制御回路４００より出力される上位５ビットと
ディジタル信号入力端子７〜９に入力される下位３ビッ
トの８ビットのディジタル信号をＤ／ム変換する。基準
出力回路ｅｏ。

は要素Ｄ／Ａ変換器３００の基準電圧源１が第２のラダ
ー抵抗回路網５００の抵抗５０６に接続され、要素Ｄ／
ム変換Ｍ３００の最下位側から４ビット目に相当する電
圧値を出力する。スイッチ１８はディジタル入力信号制
御回路４００の出力端子４１７の出力信号がハイレベル
のときに基準出力回路６００の出力端子を加算回路１７
０入力端子に接続する。

第２図のディジタル入力信号制御回路４ｏ○は、ディジ
タル入力信号の上位５ビットが最上位側から最下位側に
向って〔１００００〕のときに、ディジタル入力信号制
御回路４００の出力端子４１２〜４１６を〔０１１１１
〕に固定する。また、ディジタル入力信号が上記以外の
とき、ディジタル入力信号制御回路４００の出力端子４
１２〜４１６にはディジタル信号入力端子２〜６に入力
されるテ°イジタル入力信号がそのままろられれ、ディ
ジタル入力信号制御回路４００の出力端子４１７はロー
レベルになったままとなる。ディジタル入力信号制御回
路４００の出力端子４１７はディジタル信号入力端子２
がハイレベル、３〜６がローレベルのトキにハイレベル
トナリ、スイン−／−１ｓヲ閉じ、基準出力回路６００
の出力端子と加算回路１７の入力端子を接続する。

第３図に本発明のＤ／Ａ変換器のＤ／ム変換特性を示す
。第３図の（！Ｌ）は、要素Ｄ／Ａ変換器３００のＤ／
ム変換特性であり、（ｂ）は基準出力回路６００の出力
特性である。

要素Ｄ／Ａ変換器３００の入力は、ディジタル入力信号
の上位５ビットが最上位側から最下位側に向って〔１０
０００〕のとき、ディジタル入力信号制御回路４００に
より〔０１１１１〕に固定されている。従って、ディジ
タル信号入力端子２〜９に入力されるディジタル信号が
最上位側から最下位側に向って〔ｏ１１１１０００〕か
ら〔０１１１１１１１〕の区間と、〔１００００００ｏ
〕から〔１０００ｏ１１１〕の区間においては要素Ｄ／
Ａ変換器３００は同じアナログ値を出力する。

しかしながら、ディジタμ信号入力の上位５ビットが最
上位側から最下位側に向って〔１００００〕のときには
ディジタル入力信号制御回路４００の出力端子４１７の
出力信号はハイレベルとなり、スイッチ１８が閉じ、基
準出力回路６００の出力が加算回路１７の入力に加えら
れる。Ｄ／Ａ変換器の出力端子１３の出力は、要素Ｄ／
Ａ変換器３００の出力と基準出力回路６００の出力の和
でアリ、基準出力回路６００の出力値は要素Ｄ／Ａ変換
器３００の最下位側から４ビット目の出力値に相当する
ので、Ｄ／Ａ変換器はディジタル入力信号が最上位側か
ら最下位側に向って〔１００ｏ００００〕から〔１ｏＯ
ｏ０１１１〕においても正規のアナログ値を出力する。

例えば、ディジタル入力信号が最上位側から最下位側に
向って〔００ｏｏｏｏｏｏ］から〔０１１１１１１１〕
の区間においては、スイッチ１８は開いたままとなり、
Ｄ／Ａ変換器の出力は要素Ｄ／Ａ変換器３００の出力そ
のものとなる。次に、ディジタル入力信号が最上位側か
ら最下位側に向って〔１ｏｏ０００００〕のとき、要素
Ｄ／Ａ変換器３００の上位５ビットの入力信号はディジ
タル入力信号制御回路４００により〔ｏ１１１１〕に制
御されるので、要素Ｄ／Ａ変換器３００のディジタル入
力信号は［０１１１１０００］となる。そして、ディジ
タル入力信号制御回路４００の出力端子４１アの出力信
号がハイレベルであるので、スイッチ１８が閉じ、基準
出力回路６００の出力であるディジタル入力信号〔○ｏ
００１０００〕に相当する出力が加算回路１７に入力さ
れる。加算回路１７は要素Ｄ／Ａ変換器３００と基準出
力回路６００のそれぞれの出力を加算してＤ／Ａ変換器
の出力として出力端子１３から出力する。すなわち、〔
０１１１１０００〕と〔００００１０００〕の和である
〔１０００００００〕が出力されたのと同じになる。

さらに、ディジタル入力信号が最上位側から最下位側に
向って〔１００ｏ１０ｏｏ〕より〔１１１１１１１１〕
の区間では、ディジタル入力信号制御回路４００の出力
端子４１２〜４１６はディジタル信号入力端子２〜６に
入力されるディジタル入力信号をそのまま要素Ｄ／Ａ変
換器３００に入力し、ディジタル入力信号制御回路４０
０の出力端子４１７はローレベルであるので、スイッチ
１８は開き、基準出力回路６００の出力は加算回路１７
接続されない。従って、Ｄ／Ａ変換器の出力端子１３に
は要素Ｄ／Ａ変換器３００の出力のみが出力される。

すなわち、Ｄ／Ａ変換器の直線性をもっとも悪化させて
いるディジタル入力信号が〔０１１１１１１１〕から〔
１０００００００〕に変化する点での直線性を、最下位
側から４ビット目に対応したアナログ値を出力する基準
出力回路６００と要素Ｄ／Ａ変換器３００の上位６ビッ
トの固定されたＤ／Ａ変換出力で得ているので、Ｉ）／
Ａ変換の中心付近の直線性を得るには、基準出力回路６
００の出力値を要素Ｄ／Ａ変換器３００の最下位側から
４ビット目と同じにすれば良く、基準出力回路６００の
出力値の精度を最下位ビットの出力値゛の１／２の値以
内にすればＤ／Ａ変換器の中心付近における直線性は充
分確保できる。基準出力回路６００の出力は要素Ｄ　／
　Ａ変換器３００の基準電圧源１をもとにしてつくって
いるので、要素Ｄ／Ａ変換器３００の４ビット目とほぼ
同じ出力値を容易に得ることができる。本実施例では、
ディジタル信号入力が〔０１１１１０００〕から〔１０
ｏＯｏ１１１〕の範囲においてＤ／ム変換出力の直線性
が確保される。

以上のように本実施例によれば、上位６ビットの入力信
号が〔１００００）のときに、要素Ｄ／Ａ変換器の最下
位側から４ビット目の出力値に相当する値を出力する基
準出力回路の出力を要素Ｄ／Ａ変換器の出力に加え、デ
ィジタル入力信号が最上位側から最下位側に向って〔０
１１１１００ｏ〕から〔１００００１１１〕の区間にお
いて、要素Ｄ／Ａ変換器のディジタル入力信号の上位６
ビットの入力信号を変化させずにＤ／ム変換して、Ｄ／
Ａ変換器の中心付近における直線性を良くしている。

なお、本実施例では要素Ｄ／Ａ変換器を電圧出力型とし
基準電圧源を用いたので、基準出力回路は分圧回路で構
成されているが、要素Ｄ／Ａ変換器を電流出力型とし基
準電流源を用いれば、基準出力回路は分流回路で構成さ
れる。

発明の効果 以上のように本発明は、Ｌビットの要素Ｄ／Ａ変換器と
、要素Ｄ／Ａ変換器の最下位側からＭビット目に対応し
たアナログ出力値を出力する基準出力回路と、要素Ｄ／
Ａ変換器に入力されるディジタル信号を制御するディジ
タル入力信号制御回路と、要素Ｄ／Ａ変換器の出力と基
準出力回路の出力を加算する加算回路と、ディジタル入
力信号制御回路の出力により基準出力回路の出力端子か
ら加算回路の入力端子への経路をオン、オフするスイッ
チ手段よりＬビットのＤ／Ａ変換器を構成することによ
り、Ｄ／Ａ変換器の中心付近のＤ／人変換特性の直線性
を容易に得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＤ　／　Ａ変換器の
基本構成図、第２図は第１図のディジタル入力信号制御
回路の一具体例を示す図、第３図は本発明のＤ／Ａ変換
器の変換特性を示す図、第４図は従来のＤ／Ａ変換器の
基本構成図である。 １・・・・・・基準電圧源、２〜９・・・・・・ディジ
タル信号入力端子、１０．１４・・・・・・演算増幅器
、１７・・・・・・加算回路、１８・・・・・・スイッ
チ手段、１００　、５００・・・・・・ラダー抵抗回路
網、２ｏＯ・・・・・・スイッチ回路群、３００・・・
・・・要素Ｄ／ム変換器、４００・・・・・・ディジタ
ル入力信号制御回路、６００・・・・・・基準出力回路
。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図

Claims (3)

【特許請求の範囲】
1. （１）Ｌビット（Ｌは整数）の要素ディジタル−アナロ
   グ変換器と、前記要素ディジタル−アナログ変換器の最
   下位側からＭビット（Ｍは整数、Ｌ＞Ｍ＞１）目に対応
   するアナログ出力値を出力する基準出力回路と、前記要
   素ディジタル−アナログ変換器に入力されるディジタル
   信号を制御するディジタル入力信号制御回路と、前記要
   素ディジタル−アナログ変換器のアナログ出力と前記基
   準出力回路の出力を加算する加算回路と、前記ディジタ
   ル入力信号制御回路の出力により前記基準出力回路の出
   力端子から加算回路の入力端子への経路を選択的にオン
   、オフするスイッチ手段とを有するディジタル−アナロ
   グ変換器。
2. （２）基準出力回路が、要素ディジタル−アナログ変換
   器の基準電圧源あるいは基準電流源を分圧あるいは分流
   する回路より構成されていることを特徴とする特許請求
   の範囲第１項記載のディジタル−アナログ変換器。
3. （３）ディジタル入力信号制御回路が、ディジタル−ア
   ナログ変換器の上位（Ｌ−Ｍ＋１）ビットに入力される
   ディジタル信号のうち最上位ビットの入力信号がハイレ
   ベルで他のビットの入力信号がローレベルのときに、要
   素ディジタル−アナログ変換器の最上位ビットの入力信
   号をローレベルに最上位側の２ビット目から（Ｌ−Ｍ＋
   １）ビット目までの入力信号をハイレベルに制御すると
   ともに前記スイッチ手段を接続させる信号を出力するこ
   とを特徴とする特許請求の範囲第１項記載のディジタル
   −アナログ変換器。