JPS61183760A - 半導体記憶システム - Google Patents
半導体記憶システムInfo
- Publication number
- JPS61183760A JPS61183760A JP2175985A JP2175985A JPS61183760A JP S61183760 A JPS61183760 A JP S61183760A JP 2175985 A JP2175985 A JP 2175985A JP 2175985 A JP2175985 A JP 2175985A JP S61183760 A JPS61183760 A JP S61183760A
- Authority
- JP
- Japan
- Prior art keywords
- address
- initializing
- data
- initialization
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶システムに関するもので、例え
ば、ＥＣＣ（エラー・チェック・コレクション）回路を
内蔵したボード構成の半導体記憶シテスムに利用してを
効な技術に関するものである。
ば、ＥＣＣ（エラー・チェック・コレクション）回路を
内蔵したボード構成の半導体記憶シテスムに利用してを
効な技術に関するものである。
（背景技術〕
例えば、■日立製作所より販売されているメモリーボー
ド「型名Ｈ６８０ＤＭ１２Ｊのように、パリティチェッ
ク回路を設けたメモリシステムにあっては、その電源投
入時において、電源投入直後のデータメモリの内容と、
冗長ビットの内容とは不定になり、そのままの状態でリ
ードアクセスすると必ずエラーが発生してしまう。した
がって、電源投入直後に、一定のデータとそれに対応じ
た冗長ビットを発生させて全メモリセルにそれぞれ書込
みを行なわなけばならないので、初期化処理に比較的長
持間を費やしてしまうという問題がある。
ド「型名Ｈ６８０ＤＭ１２Ｊのように、パリティチェッ
ク回路を設けたメモリシステムにあっては、その電源投
入時において、電源投入直後のデータメモリの内容と、
冗長ビットの内容とは不定になり、そのままの状態でリ
ードアクセスすると必ずエラーが発生してしまう。した
がって、電源投入直後に、一定のデータとそれに対応じ
た冗長ビットを発生させて全メモリセルにそれぞれ書込
みを行なわなけばならないので、初期化処理に比較的長
持間を費やしてしまうという問題がある。
この発明の目的は、単時間で初期化を行うことのできる
半導体記憶システムを提供することにある。
半導体記憶システムを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、データと冗長ビットを記憶するそれぞれの半
導体記憶回路を同時に選択するアドレス信号を発生させ
て、全半導体記憶回路に初期化データとその冗長ビット
を書込むようにするものである。
導体記憶回路を同時に選択するアドレス信号を発生させ
て、全半導体記憶回路に初期化データとその冗長ビット
を書込むようにするものである。
図面には、この発明に係る半導体記憶システムの一実施
例のブロック図が示されている。
例のブロック図が示されている。
同図において、破線で囲まれた部分に設けられる各回路
ブロックは、特に制限されないが、１つのプリント配線
基板において実装される。
ブロックは、特に制限されないが、１つのプリント配線
基板において実装される。
データメモリＤ−Ｍは、特に制限されないが、その記憶
容量が約６４Ｋ（ＸＩ）ビットのダイナミック型ＲＡＭ
が３２個並列形態にされて１ワードが３２ビツトからな
るデータを記憶する。このようなメモリブロックが４組
設けられ、合計２５６ＫＸ３２ビツトの記憶容量を持つ
ようにされる。
容量が約６４Ｋ（ＸＩ）ビットのダイナミック型ＲＡＭ
が３２個並列形態にされて１ワードが３２ビツトからな
るデータを記憶する。このようなメモリブロックが４組
設けられ、合計２５６ＫＸ３２ビツトの記憶容量を持つ
ようにされる。
一方、上記３２ビツトからなる１ワードのデータの誤り
訂正を行うため、冗長ビット用のメモリＰ−Ｍが設けら
れる。このメモリＰ−Ｍもその冗長ビット数に応じた数
の上記同様なダイナミック型ＲＡＭが並列形態にされて
構成される。
訂正を行うため、冗長ビット用のメモリＰ−Ｍが設けら
れる。このメモリＰ−Ｍもその冗長ビット数に応じた数
の上記同様なダイナミック型ＲＡＭが並列形態にされて
構成される。
この実施例では、電源投入直後に行われる初期化を高速
に行うため、アドレス発生回路ＡＤＣが設けられる。こ
のアドレス発生回路ＡＤＣは、上記４組に分けられたメ
モリブロックを同時に選択状態にする信号と、約１／６
４にのアドレス信号を発生させる。このアドレス発生回
路ＡＤＣで形成されたアドレス信号Ａｉ″は、アドレス
セレクタＡＳを介してアドレスバスＡＢに供給される。
に行うため、アドレス発生回路ＡＤＣが設けられる。こ
のアドレス発生回路ＡＤＣは、上記４組に分けられたメ
モリブロックを同時に選択状態にする信号と、約１／６
４にのアドレス信号を発生させる。このアドレス発生回
路ＡＤＣで形成されたアドレス信号Ａｉ″は、アドレス
セレクタＡＳを介してアドレスバスＡＢに供給される。
すなわち、アドレスセレクタＡｓは、外部に設けられた
マイクロプロセッサ等からのアドレス信号Ａｔと上記ア
ドレス信号Ａｉ’、とを選択的に切り替えて、上記アド
レスバスＡＢに供給する。
マイクロプロセッサ等からのアドレス信号Ａｔと上記ア
ドレス信号Ａｉ’、とを選択的に切り替えて、上記アド
レスバスＡＢに供給する。
また、誤り検出・訂正回路ＥＣＣは、書込み動作におい
ては、その書込みデータのピッＩ・パターンに従った冗
長ビットを発生させて上記メモリＰ−Ｍに書込みを行う
。また、読み出し動作においては、読み出されたデータ
のビットパターンと冗長ビットとから、誤り検出を行い
、もしも誤りがあればそのデータにおける誤りビットの
訂正を行うものである。
ては、その書込みデータのピッＩ・パターンに従った冗
長ビットを発生させて上記メモリＰ−Ｍに書込みを行う
。また、読み出し動作においては、読み出されたデータ
のビットパターンと冗長ビットとから、誤り検出を行い
、もしも誤りがあればそのデータにおける誤りビットの
訂正を行うものである。
この実施例では、初期化を高速にかつ自動的に行うよう
にするため、初期化制御回路Ｃ０ＮＴが設けられる。、
すなわち、マイクロプロセッサ等によって形成された初
期化起動信号Ｃが上記初期化制御化Ｃ０ＮＴに供給され
ると、初期化制御回路Ｃ０ＮＴは、アドレスセレクタＡ
ｓをアドレス信号発注回路ＡＤＣ側に切り替える。そし
て、所定のクロックパルスをアドレス信号発生回路に供
給して、アドレスカウンタの歩道動作を行わせる。
にするため、初期化制御回路Ｃ０ＮＴが設けられる。、
すなわち、マイクロプロセッサ等によって形成された初
期化起動信号Ｃが上記初期化制御化Ｃ０ＮＴに供給され
ると、初期化制御回路Ｃ０ＮＴは、アドレスセレクタＡ
ｓをアドレス信号発注回路ＡＤＣ側に切り替える。そし
て、所定のクロックパルスをアドレス信号発生回路に供
給して、アドレスカウンタの歩道動作を行わせる。
また、この初期化制御化Ｃ０ＮＴは、初期化データ（例
えば全ビット論理″Ｏ″）を発生させてデータバスＤＢ
に送出する。誤り検出・訂正回路ＥＣＣは、このデータ
を受けて、これに応じた冗長ビットを発生させる。これ
によって、上記アドレス信号発生回路Ｃ０ＮＴによって
形成されたアドレス信号Ａｉ°により選択されたデータ
メモリＤ−Ｍと冗長メモリＰ−Ｍのメモリセルに対して
書込みが行われる。
えば全ビット論理″Ｏ″）を発生させてデータバスＤＢ
に送出する。誤り検出・訂正回路ＥＣＣは、このデータ
を受けて、これに応じた冗長ビットを発生させる。これ
によって、上記アドレス信号発生回路Ｃ０ＮＴによって
形成されたアドレス信号Ａｉ°により選択されたデータ
メモリＤ−Ｍと冗長メモリＰ−Ｍのメモリセルに対して
書込みが行われる。
この実施例では、上記アドレス信号発生回路ＡＤＣによ
って、４つのメモリブロックに分割されているにもかか
わらず、全てのダイナミック型ＲＡＭを同時に選択状態
にするので、上記形成された初期化データとその冗長ビ
ットが全てのダイナミック型ＲＡ Ｍに対して同時に書
込みを行うものとなる。これにより、約６４にサイクル
で全てのメモリでルに対する書込みを行うことができる
ものである。
って、４つのメモリブロックに分割されているにもかか
わらず、全てのダイナミック型ＲＡＭを同時に選択状態
にするので、上記形成された初期化データとその冗長ビ
ットが全てのダイナミック型ＲＡ Ｍに対して同時に書
込みを行うものとなる。これにより、約６４にサイクル
で全てのメモリでルに対する書込みを行うことができる
ものである。
なお、上記全てのダイナミック型ＲＡ Ｍを同時に選択
状態にする方法は、分割されたメモリブロックに対して
割り当てられたアドレス信号、例えは、”７ドレスマル
チ方式のダイナミック型ＲＡ Ｍにあっては、ロウアド
レスストローブ信号ＲＡＳＯ−Ｒ、Ａ Ｓ ３とカラム
アドレスス］・ローブ信号ＣＡ Ｓ Ｏ〜ＣＡ Ｓ ：
；とをそれぞれのり１°ミングで同時にロウレベルの選
択状態にするものであり、チップ選択信号Ｃ８Ｏ〜Ｃ５
３によって分割されたメモリブロックのアドレスが割り
当てられるダイナミック型ＲＡ〜１にあっては、上記チ
ップ選択信号Ｃ５Ｏ〜Ｃ３３を同時にロウレベルの選択
状態にさせることによって行われる。
状態にする方法は、分割されたメモリブロックに対して
割り当てられたアドレス信号、例えは、”７ドレスマル
チ方式のダイナミック型ＲＡ Ｍにあっては、ロウアド
レスストローブ信号ＲＡＳＯ−Ｒ、Ａ Ｓ ３とカラム
アドレスス］・ローブ信号ＣＡ Ｓ Ｏ〜ＣＡ Ｓ ：
；とをそれぞれのり１°ミングで同時にロウレベルの選
択状態にするものであり、チップ選択信号Ｃ８Ｏ〜Ｃ５
３によって分割されたメモリブロックのアドレスが割り
当てられるダイナミック型ＲＡ〜１にあっては、上記チ
ップ選択信号Ｃ５Ｏ〜Ｃ３３を同時にロウレベルの選択
状態にさせることによって行われる。
このような初期化動作が終了ヲ゛ると、例えば、上記ア
ドレス信号発生回路ＡＤＣを構成するアドレスカウンタ
のオーバーフロー信号を初期化制御回路Ｃ０ＮＴが検出
し、初期化終了信号（図示せず）をマイクロプロセッサ
等に送出するととも、上記アドレスセレクタを外部アド
レス信号Ａｉ側に切り替える。このようなアドレスカウ
ンタのオーバーフロー信号によって初期化の終了を検出
する場合には、アドレスカウンタは、初期化制御回路Ｃ
０ＮＴによって、その計数動作の開始に先立って一旦ク
リアさせられる。
ドレス信号発生回路ＡＤＣを構成するアドレスカウンタ
のオーバーフロー信号を初期化制御回路Ｃ０ＮＴが検出
し、初期化終了信号（図示せず）をマイクロプロセッサ
等に送出するととも、上記アドレスセレクタを外部アド
レス信号Ａｉ側に切り替える。このようなアドレスカウ
ンタのオーバーフロー信号によって初期化の終了を検出
する場合には、アドレスカウンタは、初期化制御回路Ｃ
０ＮＴによって、その計数動作の開始に先立って一旦ク
リアさせられる。
（１１メモリシステムを構成する半導体記憶回路を同時
に選択状態にして、初期化データとそれに応じた冗長ビ
ットとを書込むものであるので、高速に初期化を行うこ
とができるという効果が得られる。
に選択状態にして、初期化データとそれに応じた冗長ビ
ットとを書込むものであるので、高速に初期化を行うこ
とができるという効果が得られる。
（２）アドレス信号を内蔵のアドレス信号発生回路で形
成するものであるので、半導体記憶回路の高速なアドレ
ッシングが可能となり、その分高速に初期化を行うこと
ができるという効果が得られる。
成するものであるので、半導体記憶回路の高速なアドレ
ッシングが可能となり、その分高速に初期化を行うこと
ができるという効果が得られる。
ちなみに、メモリシステムのアドレス空間がＩＭＢ（メ
ガバイト）のものでは、マイクロプロセッサ等からのア
クセスによる通常の書込み動作によって初期化を行う場
合には、約２〜３秒もの比較的長時間を費やすことにな
るが、上記（１）及び（２）の効果によって、約０．０
７秒の単時間で初期化を終了させることができる。
ガバイト）のものでは、マイクロプロセッサ等からのア
クセスによる通常の書込み動作によって初期化を行う場
合には、約２〜３秒もの比較的長時間を費やすことにな
るが、上記（１）及び（２）の効果によって、約０．０
７秒の単時間で初期化を終了させることができる。
（３）初期化の起動信号のみによって、自動的に初期化
を行うことができるから、メモリシステムの初期化のた
めの特別なソフトウェアが不要となり、ユーザーにおい
て捲めて扱い易い半導体記憶システムを得ることができ
るとい・う効果が得られる。
を行うことができるから、メモリシステムの初期化のた
めの特別なソフトウェアが不要となり、ユーザーにおい
て捲めて扱い易い半導体記憶システムを得ることができ
るとい・う効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記半導体記憶システ
ムを構成する半導体記憶回路は、スタティック型ＲＡＭ
であってもよい。また、ダイナミック型ＲＡＭによりメ
モリシステムを構成する場合には、上記アドレス信号発
生回路ＡＤＣを利用して、自動リフレッシュ動作を行わ
せるためにも使用するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記半導体記憶システ
ムを構成する半導体記憶回路は、スタティック型ＲＡＭ
であってもよい。また、ダイナミック型ＲＡＭによりメ
モリシステムを構成する場合には、上記アドレス信号発
生回路ＡＤＣを利用して、自動リフレッシュ動作を行わ
せるためにも使用するものであってもよい。
この場合には、一定の周期毎にマイクロプロセッサ等か
らリフレッシュ起動信号を供給することによって、自動
的にリフレッシュを行わせることができる。また、内蔵
のタイマー回路によって一定周期毎にリフレッシュ起動
信号を形成するようにしてもよい。
らリフレッシュ起動信号を供給することによって、自動
的にリフレッシュを行わせることができる。また、内蔵
のタイマー回路によって一定周期毎にリフレッシュ起動
信号を形成するようにしてもよい。
また、上記初期化のための冗長ビットは、初期化データ
が既知の固定のデータであるので、それに応じた冗長ビ
ットを初期化制御回路Ｃ０ＮＴによりて発生させるもの
であってもよい。この場合には、誤り検出・訂正回路Ｅ
ＣＣを動作させて冗長ビットを形成する必要がないから
、初期化の高速化を図ることができる。
が既知の固定のデータであるので、それに応じた冗長ビ
ットを初期化制御回路Ｃ０ＮＴによりて発生させるもの
であってもよい。この場合には、誤り検出・訂正回路Ｅ
ＣＣを動作させて冗長ビットを形成する必要がないから
、初期化の高速化を図ることができる。
この発明は、誤り検出、又はこれに加えて訂正機能を付
加した半導体記憶システムに広く利用することができる
ものである。
加した半導体記憶システムに広く利用することができる
ものである。
名１図前′は、この発明に係る半導体記憶システムの一
実施例を示すブロック図である。
実施例を示すブロック図である。
Claims (1)
- 【特許請求の範囲】 １、データが記憶される第１の半導体集積回路と、冗長
ビットが記憶される第２の半導体集積回路と、書込みデ
ータに従って冗長ビットを発生させ、その記憶情報を上
記冗長ビットを利用して誤り検出・訂正を行うＥＣＣ回
路と、上記第１の半導体集積回路と上記第２の半導体集
積回路を選択するアドレス信号を発生させるアドレス発
生回路と、所定の起動信号を受けて、上記アドレス発生
回路を起動させて順次上記第１の半導体集積回路と第２
の半導体集積回路のアドレッシングを行うとともに、初
期化データとそれに応じた冗長ビットを発生させる初期
化制御回路とを含むことを特徴とする半導体記憶システ
ム。 ２、上記アドレス発生回路で形成された初期化用のアド
レス信号は、上記初期化制御回路によって形成された制
御信号に従って切り替えられるアドレスセレクタを介し
て選択的に上記それぞれの記憶回路に供給されるもので
あることを特徴とする特許請求の範囲第１項記載の半導
体記憶システム。 ３、上記初期化データに応じた冗長ビットは、初期化デ
ータを受けるＥＣＣ回路によって形成されるものである
ことを特徴とする特許請求の範囲第１又は第２項記載の
半導体記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175985A JPS61183760A (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175985A JPS61183760A (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183760A true JPS61183760A (ja) | 1986-08-16 |
Family
ID=12063989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2175985A Pending JPS61183760A (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183760A (ja) |
-
1985
- 1985-02-08 JP JP2175985A patent/JPS61183760A/ja active Pending
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