JPS61183566U - - Google Patents

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JPS61183566U
JPS61183566U JP6837385U JP6837385U JPS61183566U JP S61183566 U JPS61183566 U JP S61183566U JP 6837385 U JP6837385 U JP 6837385U JP 6837385 U JP6837385 U JP 6837385U JP S61183566 U JPS61183566 U JP S61183566U
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JP
Japan
Prior art keywords
small circuit
substrate
upper substrate
circuit block
hole
Prior art date
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Pending
Application number
JP6837385U
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Publication date
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Pending legal-status Critical Current

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  • Electric Clocks (AREA)
  • Combinations Of Printed Boards (AREA)

Description

【図面の簡単な説明】
第1図は、本考案による回路ブロツク平面図。
第2図は、本考案による回路ブロツク断面図。第
3図は、従来の回路ブロツクの斜視図。第4図は
、従来の回路ブロツクの別の斜視図。

Claims (1)

    【実用新案登録請求の範囲】
  1. 細密パターンを有する小形回路基板を上下に重
    ね合わせて導通をとり、単一のユニツトとして機
    能せしめる積層形小形回路ブロツクにおいて、基
    板外周部分に、上下基板ハンダ付パターンを形成
    するための半田形にカツトしたスルーホールを持
    つ上基板と、上記スルーホールに対応する位置に
    、上基板とハンダ付けするためのパターンを有す
    る下基板とからなり、前記上基板、下基板とも一
    方の側の面にIC、抵抗等の素子を集中的に実装
    し、他方の側の面は、上下基板をリフロー等で直
    接ハンダ付け可能な電極パターンを形成させたこ
    とを特徴とする積層形小形回路ブロツクの導通構
    造。
JP6837385U 1985-05-09 1985-05-09 Pending JPS61183566U (ja)

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JP6837385U JPS61183566U (ja) 1985-05-09 1985-05-09

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JP6837385U JPS61183566U (ja) 1985-05-09 1985-05-09

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JPS61183566U true JPS61183566U (ja) 1986-11-15

Family

ID=30603061

Family Applications (1)

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JP6837385U Pending JPS61183566U (ja) 1985-05-09 1985-05-09

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JP (1) JPS61183566U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162846A (ja) * 2015-02-27 2016-09-05 カシオ計算機株式会社 基板ユニット、時計及び基板接合方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162846A (ja) * 2015-02-27 2016-09-05 カシオ計算機株式会社 基板ユニット、時計及び基板接合方法
CN105929663A (zh) * 2015-02-27 2016-09-07 卡西欧计算机株式会社 基板组件、钟表以及基板接合方法

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