JPS6117618Y2 - - Google Patents
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- JPS6117618Y2 JPS6117618Y2 JP12845079U JP12845079U JPS6117618Y2 JP S6117618 Y2 JPS6117618 Y2 JP S6117618Y2 JP 12845079 U JP12845079 U JP 12845079U JP 12845079 U JP12845079 U JP 12845079U JP S6117618 Y2 JPS6117618 Y2 JP S6117618Y2
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Description
【考案の詳細な説明】
この考案は、増幅回路の誤差信号を抑圧できる
誤差信号抑圧増幅回路に関する。[Detailed Description of the Invention] This invention relates to an error signal suppression amplifier circuit that can suppress an error signal of an amplifier circuit.
従来より、Ａ級増幅回路はもとより、Ｂ級電力
増幅回路においても、クロストーク歪、スイツチ
ング歪及びその他の歪を抑圧させるための種々の
手段が開発され提供されている。 Conventionally, various means have been developed and provided for suppressing crosstalk distortion, switching distortion, and other distortions not only in class A amplifier circuits but also in class B power amplifier circuits.
特に、Ｂ級電力増幅回路において、格別のバイ
アス手段を設けることなく、クロスオーバー歪を
低減させる機能をもつ増幅回路が要求された。 In particular, in class B power amplifier circuits, there has been a demand for an amplifier circuit that has the function of reducing crossover distortion without providing special bias means.
第１図は、クロスオーバー歪を抑圧する手段を
備えた誤差低減増幅回路の従来例を示したもので
ある。 FIG. 1 shows a conventional example of an error reduction amplifier circuit equipped with means for suppressing crossover distortion.
第１図において、１は差動増幅器であり、２が
誤差信号を伴う増幅器である。この差動増幅器１
の非反転入力端子には、入力信号が入力されるよ
うになつており、反転入力端子は、抵抗３を介し
て接地される。また、差動増幅器１の出力端子と
反転入力端子との間にインピーダンス４が接続さ
れている。 In FIG. 1, 1 is a differential amplifier, and 2 is an amplifier with an error signal. This differential amplifier 1
An input signal is input to the non-inverting input terminal of the inverter, and the inverting input terminal is grounded via the resistor 3. Further, an impedance 4 is connected between the output terminal and the inverting input terminal of the differential amplifier 1.
さらに、差動増幅器１の出力端子は、誤差信号
を伴う増幅器２の入力端子に接続されると共にイ
ンピーダンス５を介して図示しない負荷に接続さ
れている。 Further, the output terminal of the differential amplifier 1 is connected to the input terminal of an amplifier 2 with an error signal, and is also connected to a load (not shown) via an impedance 5.
また、この増幅器２の出力端子は、インピーダ
ンス６を介して図示しない負荷に接続されると共
にインピーダンス７を介して前記差動増幅器１の
反転入力端子に接続されている。 Further, the output terminal of the amplifier 2 is connected to a load (not shown) via an impedance 6, and is also connected to the inverting input terminal of the differential amplifier 1 via an impedance 7.
以上の構成になる従来の誤差低減増幅回路は、
Ａ級動作の電圧増幅に限らずＢ級動作電力増幅の
雑音及び歪をも良く抑圧するが、前記増幅回路２
の出力端子と負荷との間にインピーダンスが挿入
されているため、出力インピーダンスを低くする
ことができないという欠点があつた。加えて、こ
のインピーダンスにより電力が消費されてしまう
という不都合な問題点もあつた。 The conventional error reduction amplifier circuit with the above configuration is
Although the noise and distortion of not only voltage amplification of class A operation but also of power amplification of class B operation are well suppressed, the amplifier circuit 2
Since an impedance is inserted between the output terminal and the load, the output impedance cannot be lowered. In addition, there was an inconvenient problem in that power was consumed due to this impedance.
本考案は、上述した欠点を解消した誤差低減増
幅器を提供することを目的とし、その特徴は、第
１の差動増幅器と誤差信号を伴う増幅器とを直結
し、この差動増幅器の出力端子と反転入力端子と
の間の帰還回路にブリツジ回路の一辺を利用し、
この一辺の対辺に第２の差動増幅器を前記第１の
増幅器とは逆方向に接続し、且つ前記誤差を伴う
増幅器の出力からインピーダンスを介して前記第
１の差動増幅器の負入力端子に帰還をかけて構成
したことにある。 The object of the present invention is to provide an error reduction amplifier that eliminates the above-mentioned drawbacks, and its characteristics are that the first differential amplifier and the amplifier with the error signal are directly connected, and the output terminal of the differential amplifier and One side of the bridge circuit is used for the feedback circuit between the inverting input terminal and
A second differential amplifier is connected to the opposite side of this one side in the opposite direction to the first amplifier, and the output of the amplifier with the error is connected to the negative input terminal of the first differential amplifier via an impedance. The reason lies in the fact that it was constructed with the intention of returning.
以下本考案の一実施例を第２図に基づいて説明
する。 An embodiment of the present invention will be described below with reference to FIG.
第２図において、第１図と同一部材については
同一符号を付し説明を省略する。従つて、本考案
の特徴部分は、以下に述べる通りである。第１の
差動増幅器１の出力端子から導出された信号はイ
ンピーダンス２１を介して第２の差動増幅器２２
の反転入力端子に印加されるようになつており、
この増幅器２２の非反転入力端子は接地されてい
る。また、この増幅器２２の出力端子はインピー
ダンス２３を介して当該増幅器２２の反転入力端
子に接続され、帰還回路を形成すると共に、前記
出力端子はインピーダンス２４を介して第１の差
動増幅器１の反転入力端子に接続されている。 In FIG. 2, the same members as those in FIG. 1 are designated by the same reference numerals, and explanations thereof will be omitted. Therefore, the characteristic parts of the present invention are as described below. The signal derived from the output terminal of the first differential amplifier 1 is passed through the impedance 21 to the second differential amplifier 22.
is applied to the inverting input terminal of
A non-inverting input terminal of this amplifier 22 is grounded. Further, the output terminal of this amplifier 22 is connected to the inverting input terminal of the first differential amplifier 1 via an impedance 23 to form a feedback circuit, and the output terminal is connected to the inverting input terminal of the first differential amplifier 1 via an impedance 24. connected to the input terminal.
叙上の構成になる本考案の誤差低減増幅回路の
動作について以下に説明する。 The operation of the error reduction amplifier circuit of the present invention having the above configuration will be explained below.
第２図において、誤差信号を伴う増幅器２から
発生する誤差信号は、インピーダンス７を介して
ブリツジ回路（インピーダンス４，２１，２３，
２４から構成される。）中のインピーダンス４・
２４の接続点に供給される。 In FIG. 2, the error signal generated from the amplifier 2 with the error signal is transmitted to the bridge circuit (impedances 4, 21, 23,
It consists of 24 pieces. ) inside impedance 4・
24 connection points are supplied.
すると、第１の差動増幅器１に入力された誤差
信号は、増幅されて、インピーダンス４，２１の
接続点に供給される。この増幅された誤差信号を
インピーダンス２１を介して入力した第２の差動
増幅器２２は、さらに該信号を増幅してインピー
ダンス２３，２４の接続点に供給する。そして前
記ブリツジ回路が平衡となると系全体で誤差信号
を含まない信号となるのである。 Then, the error signal input to the first differential amplifier 1 is amplified and supplied to the connection point between the impedances 4 and 21. The second differential amplifier 22 which receives this amplified error signal via the impedance 21 further amplifies the signal and supplies it to the connection point between the impedances 23 and 24. When the bridge circuit becomes balanced, the entire system produces a signal that does not contain an error signal.
斯る点を明確にするため、定量的に上述の動作
を説明する。 In order to clarify this point, the above-mentioned operation will be explained quantitatively.
まず、A1及びA2を第１及び第２の差動増幅器
１，２２の増幅度、Ｇを誤差を伴う増幅器の増幅
度、Viを入力信号電圧、Voを出力信号電圧と
し、またZ1をインピーダンス２４、Z2をインピー
ダンス４，Z3をインピーダンス２３，Z4をインピ
ーダンス２１，Z5をインピーダンス７の夫々のイ
ンピーダンス値とする。そして、増幅器１，２の
出力電圧を夫々ＶA，ＶBとする。 First, A 1 and A 2 are the amplification degrees of the first and second differential amplifiers 1 and 22, G is the amplification degree of the amplifier with error, Vi is the input signal voltage, Vo is the output signal voltage, and Z 1 Let Z2 be the impedance 24, Z2 be the impedance 4, Z3 be the impedance 23, Z4 be the impedance 21, and Z5 be the impedance 7, respectively. Then, the output voltages of amplifiers 1 and 2 are V A and V B, respectively.
第２図の構成において入力信号Vi（誤差信号
はないものとして取り扱う。）と出力信号Voとの
間には次の関係が成立する。 In the configuration shown in FIG. 2, the following relationship holds true between the input signal Vi (it is treated as if there is no error signal) and the output signal Vo.
ＶＡ／Ｚ４＝−ＶＢ／Ｚ３ ………
ＶＡ−Ｖｉ／Ｚ２＋Ｖｐ−Ｖｉ／Ｚ５＝Ｖｉ−Ｖ
Ｂ／Ｚ１………
，両式より、ＶAを消去すると、
Ｖｐ／Ｚ５＝（１／Ｚ１＋１／Ｚ２＋１／Ｚ５）Ｖi
＋（Ｚ４／Ｚ２Ｚ３−１／Ｚ１）ＶB………
となる。 V A /Z 4 =-V B /Z 3 ...... V A -V i /Z 2 +V p -V i /Z 5 = V i -V
B /Z 1 ...... From both equations, if V A is eliminated, V p /Z 5 = (1/Z 1 +1/Z 2 +1/Z 5 )V i
+(Z 4 /Z 2 Z 3 -1/Z 1 )V B ......
式において、入力信号Viは誤差信号を含ん
でいないから、右辺第２項が零であれば、出力信
号Voは入力信号Viに比例した信号となる。従つ
て、誤差成分を含まない出力信号Voを得ること
ができるのである。 In the equation, since the input signal Vi does not include an error signal, if the second term on the right side is zero, the output signal Vo becomes a signal proportional to the input signal Vi. Therefore, it is possible to obtain an output signal Vo that does not include error components.
尚、式右辺が零ということは、次の関係が満
足されれば良い。 Note that the right side of the equation is zero if the following relationship is satisfied.
Ｚ４／Ｚ２Ｚ３−１／Ｚ１＝０ ∴Ｚ２／Ｚ１＝Ｚ
４／Ｚ３………
また、このときの系の増幅度Afは
Af＝Ｖｏ／Ｖｉ＝１＋Ｚ５／Ｚ１＋Ｚ５／Ｚ２…
……
となる。 Z 4 /Z 2 Z 3 -1/Z 1 =0 ∴Z 2 /Z 1 =Z
4 /Z 3 ...... Also, the amplification degree Af of the system at this time is Af=Vo/Vi=1+Z 5 /Z 1 +Z 5 /Z 2 ...
......
以上述べたように本考案による誤差低減増幅回
路は、誤差信号を抑圧低減するのである。 As described above, the error reduction amplifier circuit according to the present invention suppresses and reduces error signals.
第３図は、本考案の他の実施例を示したもの
で、前記実施例と異なる点は、第１の差動増幅器
１の反転入力端子がインピーダンス３１を介して
接続され、また誤差を伴う増幅器２の出力端子が
インピーダンス３２を介して第２の差動増幅器の
反転入力端子に接続された構成となつている点で
ある。この実施例では、さらに増幅器２に単独に
帰還がかけられることと、ブリツジ回路がインピ
ーダンス３１を介して接続されているから雑音等
の影響を少なくできるという利点を有する。 FIG. 3 shows another embodiment of the present invention, which differs from the previous embodiment in that the inverting input terminal of the first differential amplifier 1 is connected via an impedance 31, and an error occurs. The difference is that the output terminal of the amplifier 2 is connected to the inverting input terminal of the second differential amplifier via an impedance 32. This embodiment also has the advantage that feedback is applied to the amplifier 2 independently and that the bridge circuit is connected via the impedance 31, so that the influence of noise etc. can be reduced.
以上詳細に説明したように、本考案に係る誤差
低減増幅回路は、その出力側にインピーダンスが
付加されていないから、出力インピーダンスを小
さくできるという効果がある。 As described above in detail, the error reduction amplifier circuit according to the present invention has the effect that the output impedance can be reduced because no impedance is added to the output side.
また、誤差低減の条件がブリツジを構成する４
種のインピーダンス比のみで決定されるから設計
上非常に有利である。 In addition, the condition for error reduction is 4, which constitutes a bridge.
This is very advantageous in terms of design because it is determined only by the impedance ratio of the species.
さらに、回路構成が簡単であるので、設計工数
の減少が図れ、複雑な調整作業等も少なくするこ
とができる。 Furthermore, since the circuit configuration is simple, the number of design steps can be reduced, and the amount of complicated adjustment work can also be reduced.
第１図は、従来の誤差低減増幅回路を示した回
路図、第２図は本考案に係る誤差低減増幅回路を
示した回路図、第３図は本考案の他の実施例を示
した回路図である。
１，２２……差動増幅器、２……誤差を伴う増
幅器、４，２１，２３，２４……インピーダン
ス。
Fig. 1 is a circuit diagram showing a conventional error reduction amplifier circuit, Fig. 2 is a circuit diagram showing an error reduction amplifier circuit according to the present invention, and Fig. 3 is a circuit diagram showing another embodiment of the present invention. It is a diagram. 1, 22...differential amplifier, 2...amplifier with error, 4, 21, 23, 24...impedance.
Claims (1)
相殺する第１の差動増幅器と、この第１の差動増
幅器に直列接続された誤差信号を伴う増幅器と、
インピーダンス素子で構成されたブリツジと、こ
のブリツジに発生する電圧を増幅する第２の差動
増幅器と、前記誤差信号を伴う増幅器の出力端子
と前記第１の差動増幅器の反転入力端子との間に
設けたインピーダンスとからなり、前記ブリツジ
の一辺を第１の差動増幅器の帰還回路とすると共
にこの一辺の対辺を第２の差動増幅器の帰還回路
としたことを特徴とする誤差低減増幅回路。 In a circuit for reducing an error signal, a first differential amplifier for canceling the error signal, and an amplifier with an error signal connected in series to the first differential amplifier;
a bridge constituted by an impedance element, a second differential amplifier that amplifies the voltage generated in the bridge, and an output terminal of the amplifier with the error signal and an inverting input terminal of the first differential amplifier. and an impedance provided in the bridge, one side of the bridge serving as a feedback circuit for a first differential amplifier, and the opposite side of the bridge serving as a feedback circuit for a second differential amplifier. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12845079U JPS6117618Y2 (en) | 1979-09-17 | 1979-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12845079U JPS6117618Y2 (en) | 1979-09-17 | 1979-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5646318U JPS5646318U (en) | 1981-04-25 |
| JPS6117618Y2 true JPS6117618Y2 (en) | 1986-05-29 |
Family
ID=29360274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12845079U Expired JPS6117618Y2 (en) | 1979-09-17 | 1979-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117618Y2 (en) |
-
1979
- 1979-09-17 JP JP12845079U patent/JPS6117618Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5646318U (en) | 1981-04-25 |
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