JPS6116100B2 - - Google Patents

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JPS6116100B2
JPS6116100B2 JP55090215A JP9021580A JPS6116100B2 JP S6116100 B2 JPS6116100 B2 JP S6116100B2 JP 55090215 A JP55090215 A JP 55090215A JP 9021580 A JP9021580 A JP 9021580A JP S6116100 B2 JPS6116100 B2 JP S6116100B2
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JP
Japan
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program
unit
code
storage
computer
Prior art date
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Application number
JP55090215A
Other languages
Japanese (ja)
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JPS5714954A (en
Inventor
Makoto Igarashi
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/36Preventing errors by testing or debugging software

Description

【発明の詳細な説明】 この発明は、デイジタル計算機のプログラムデ
バツグ装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a program debugging device for a digital computer.

計算機プログラムの開発は、非常に生産性が低
くこれに対処するために、構造化設計法、構造化
プログラミング等の設計手法が、提唱されてき
た。一般にプログラムの開発過程は、設計、コー
デイング、デバツグというステツプをたどる。設
計およびコーデイングに対しては、前記のような
設計手法および高位レベルプログラミング言語に
よる改善がなされてきたが、デバツグに関しては
改善が遅れている。
The development of computer programs has very low productivity, and to deal with this problem, design methods such as structured design methods and structured programming have been proposed. Generally, the process of developing a program follows the steps of design, coding, and debugging. Although improvements have been made in design and coding using the aforementioned design techniques and high-level programming languages, improvements in debugging have lagged behind.

特に実時間制御システムにおいては、実システ
ム上で実時間での動作確認(デバツグ)が必要
で、これに対して、従来は第1図のような装置が
使用されてきた。第1図において、1は被デバツ
グプログラムが実行される計算機処理部、2は計
算機処理部より出ているアドレス、データ、制御
信号等のブス、3はこれらの内容をとり出すため
のプローブで、インタフエイス4を通して制御部
5に接続される。
Particularly in real-time control systems, it is necessary to check (debug) the operation in real time on the actual system, and for this purpose conventionally a device as shown in FIG. 1 has been used. In Figure 1, 1 is a computer processing unit where the program to be debugged is executed, 2 is a bus for addresses, data, control signals, etc. output from the computer processing unit, and 3 is a probe for extracting these contents. , are connected to the control section 5 through the interface 4.

制御部5は、入出力部11より与えられた指令
により計算機処理部1の実行状態を遂次、実行モ
ニタ用の記憶部(以下第1の記憶部という。)6
に記録し、入出力部11経由で、あたえられた条
件により、表示部10上に記録した内容を表示す
る。この時、表示される実行経過は、計算機の機
械語命令と計算機内部状態の変化をシーケンシヤ
ルに一次元的に表現したものである。
The control unit 5 sequentially controls the execution state of the computer processing unit 1 according to instructions given from the input/output unit 11, and stores it in a storage unit (hereinafter referred to as a first storage unit) 6 for monitoring execution.
The recorded contents are displayed on the display section 10 according to the given conditions via the input/output section 11. At this time, the displayed execution progress is a sequential, one-dimensional representation of the machine language instructions of the computer and changes in the internal state of the computer.

デイジタル計算機プログラムの問題点は、機械
語の状態では、目的とする機能との対応が、つか
みにくく、その動作の正しさの確認が困難な点に
ある。
The problem with digital computer programs is that when they are written in machine language, it is difficult to understand how they correspond to the intended functions, and it is difficult to confirm the correctness of their operations.

従つて、計算機プログラムのデバツグ効率を高
めるためには、その設計との対比を明らかにしな
がらデバツグを進める必要がある。
Therefore, in order to improve the efficiency of debugging a computer program, it is necessary to proceed with debugging while clarifying the comparison with the design.

この発明はこのような点を改善するためになさ
れたもので、以下この発明のプログラムデバツグ
装置を図面により詳述する。
The present invention has been made to improve these points, and the program debugging apparatus of the present invention will be explained in detail below with reference to the drawings.

第2図において、1,2,3,4,6,11の
本質的な機能は第1図と同様である。7はプログ
ラムコード(ソースコードおよびオブジエクトコ
ード)用の記憶部(以下第2の記憶部という。)
であり、一般にソースコードをアセンブルあるい
はコンパイルした結果を記憶させてある。8はプ
ログラム設計図用の記憶部(以下第3の記憶部と
いう。)で、プログラム構造の階層図(構造図)
や流れ図のようなプログラム設計内容を図画化し
た画面をその関連構造と共に格納するものであ
る。9はプログラム設計図とプログラムコードお
よび機械語による実行結果との関係をたどるため
に必要なプログラム設計図/プログラムコード対
応表を格納するための記憶部(以下第4の記憶部
という。)である。
In FIG. 2, the essential functions of 1, 2, 3, 4, 6, and 11 are the same as in FIG. 7 is a storage unit (hereinafter referred to as the second storage unit) for program codes (source code and object code).
It generally stores the results of assembling or compiling source code. 8 is a storage unit for program design drawings (hereinafter referred to as the third storage unit), which contains a hierarchical diagram (structure diagram) of the program structure.
It stores graphical screens of program design contents, such as graphics and flowcharts, along with their related structures. Reference numeral 9 denotes a storage unit (hereinafter referred to as the fourth storage unit) for storing a program design diagram/program code correspondence table necessary for tracing the relationship between the program design diagram, the program code, and the execution result in machine language. .

第2図において計算機処理部1で実行された被
デバツグプログラムの実行経過は、遂次第1の記
憶部6に記録され、入出力部11を経由してあた
えられた条件に従つて、制御部5の制御のもと
に、表示部10に表示される。このとき得られる
実行結果は、機械語による命令コードとプログラ
ムカウンタ、その他レジスタ内容等の内部状態で
あるが、プログラムコードがあらかじめ第2の記
憶部7に格納されているのでこれとの対比によ
り、動作状態を見易い形に展開して表示すること
ができる。第3図は、プログラムコードの例であ
るがこのソースコードとオブジエクトコードを参
照して、例えば、第5図表示例の右半分のような
表示を行なう。こゝで直線で結ばれているのは、
計算機処理部2の記憶上に配置されている機械語
命令をその流れ構造に従つて2次元的に展開した
ものであり、各ステツプの右のにはそのステ
ツプが実行された時の計算機処理部2の内部状態
の変化を表示する。内が空白のものは、その
ステツプが実行されなかつたことをしめす。
In FIG. 2, the execution progress of the program to be debugged executed by the computer processing section 1 is recorded in the storage section 6 of the computer processing section 1 as soon as it is completed, and the execution progress of the program to be debugged is recorded in the storage section 6 of the computer processing section 1. 5 is displayed on the display section 10. The execution results obtained at this time are the instruction code in machine language, the program counter, and the internal state of other register contents, but since the program code is stored in the second storage unit 7 in advance, by comparing it with this, The operating status can be expanded and displayed in an easy-to-read format. FIG. 3 shows an example of a program code, and by referring to this source code and object code, a display such as the right half of the display example in FIG. 5 is performed. Here, the lines connected by straight lines are
It is a two-dimensional expansion of the machine language instructions arranged in the memory of the computer processing unit 2 according to its flow structure, and to the right of each step is the computer processing unit when that step was executed. Displays changes in the internal state of 2. A blank space indicates that the step was not executed.

さらに、プログラムコード/プログラム設計図
対応表により、対応するプログラム設計図、例え
ば第4図の流れ図等を、第5図の表示例のように
ならべて表示し、プログラムデバツグ効率を著し
く高めることができる。
Furthermore, by using the program code/program design diagram correspondence table, the corresponding program design diagrams, such as the flowchart in Figure 4, can be displayed side by side as in the display example in Figure 5, greatly improving program debugging efficiency. can.

第5図表示例では、機械語実行経過とプログラ
ム設計図の対応表示を説明したが、プログラムコ
ードを同時に表示することもできる。またプログ
ラム設計図としては、流れ図、構造図以外に論理
図、機能系統図等、対象プログラムの機能にもつ
とも良く適合する図画を用いることもできる。
In the display example of FIG. 5, the correspondence display of the machine language execution progress and the program blueprint has been explained, but the program code can also be displayed at the same time. Furthermore, as the program design diagram, in addition to flowcharts and structural diagrams, it is also possible to use diagrams that are well suited to the functions of the target program, such as logic diagrams and functional system diagrams.

この発明は以上のように被デバツグプログラム
の実行状況をプログラム設計図と対応させながら
2次元的に表示することができるようになつてい
るので計算機プログラムの動作確認が容易にでき
るとともに計算機プログラムのデバツグ効率を高
めることができる。
As described above, the present invention is capable of displaying the execution status of the program to be debugged two-dimensionally in correspondence with the program design drawing, making it easy to check the operation of the computer program and Debugging efficiency can be improved.

第2図の実施例で被デバツグプログラムの実行
は、計算機処理部1で実行し、プローブ3により
状態をモニタする構成となつているが、1,2,
3,4,5を一体とした処理部とし、被デバツグ
プログラムの実行を模擬的に行なわせる場合にも
この発明を適用できる。
In the embodiment shown in FIG. 2, the program to be debugged is executed by the computer processing unit 1, and the state is monitored by the probe 3.
The present invention can also be applied to a case in which processing units 3, 4, and 5 are integrated into one unit and the program to be debugged is executed in a simulated manner.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の計算機のプログラムデバツグ装
置の一例を示す図、第2図はこの発明による計算
機のプログラムデバツグ装置を示す図、第3図は
プログラムコードの一例を示す図、第4図はプロ
グラム設計図の一例を示す図、第5図はこの発明
によるプログラム設計図と被デバツグプログラム
の実行状況の表示例を示す図である。図におい
て、1は計算機処理部、2は入出力用のブス、3
はプローブ、4はインタフエイス、5は制御部、
6は実行モニタ用の記憶部、7はプログラムコー
ド用の記憶部、8はプログラム設計図用記憶部、
9はプログラムコード/プログラム設計図対応表
用記憶部、10は表示部、11は入出力部であ
る。なお図中同一あるいは相当部分には、同一符
号を付して示してある。
FIG. 1 is a diagram showing an example of a conventional computer program debugging device, FIG. 2 is a diagram showing a computer program debugging device according to the present invention, FIG. 3 is a diagram showing an example of program code, and FIG. 4 is a diagram showing an example of a program code. 5 is a diagram showing an example of a program design diagram, and FIG. 5 is a diagram showing an example of display of the program design diagram and the execution status of the program to be debugged according to the present invention. In the figure, 1 is a computer processing unit, 2 is an input/output bus, and 3 is a computer processing unit.
is a probe, 4 is an interface, 5 is a control unit,
6 is a storage unit for execution monitor, 7 is a storage unit for program code, 8 is a storage unit for program blueprints,
Reference numeral 9 denotes a storage section for a program code/program blueprint correspondence table, 10 a display section, and 11 an input/output section. In the drawings, the same or corresponding parts are designated by the same reference numerals.

Claims (1)

【特許請求の範囲】[Claims] 1 被デバツグプログラムの実行を行なう計算機
処理部と、上記計算機処理部のプログラム実行状
況を記憶する第1の記憶部と、ソースコードおよ
びオブジエクトコードを有するプログラムコード
が記憶されている第2の記憶部と、プログラムの
構造図、流れ図等のプログラム設計内容が記憶さ
れている第3の記憶部と、プログラムコードとプ
ログラム設計図の対応表が記憶されている第4の
記憶部と、上記各記憶部の出力情報を表示する表
示部と、上記第1〜第4の記憶部、および表示部
を制御する制御部とを備え、上記被デバツグプロ
グラムの実行状況をプログラム設計図又はプログ
ラムコードと対応させながら上記表示部において
2次元的に表示するようにしたことを特徴とする
計算機のプログラムデバツグ装置。
1 A computer processing unit that executes the program to be debugged, a first storage unit that stores the program execution status of the computer processing unit, and a second storage unit that stores program code including source code and object code. a storage section, a third storage section in which program design contents such as program structure diagrams and flowcharts are stored, a fourth storage section in which a correspondence table between program codes and program design diagrams is stored, and each of the above. A display unit that displays output information of the storage unit, and a control unit that controls the first to fourth storage units and the display unit, and the display unit displays the execution status of the program to be debugged as a program blueprint or program code. A program debugging device for a computer, characterized in that the program is displayed two-dimensionally on the display unit in correspondence with each other.
JP9021580A 1980-07-02 1980-07-02 Program debugging device of computer Granted JPS5714954A (en)

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