JPS61160162A - Page system of memory - Google Patents
Page system of memoryInfo
- Publication number
- JPS61160162A JPS61160162A JP60000613A JP61385A JPS61160162A JP S61160162 A JPS61160162 A JP S61160162A JP 60000613 A JP60000613 A JP 60000613A JP 61385 A JP61385 A JP 61385A JP S61160162 A JPS61160162 A JP S61160162A
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- JP
- Japan
- Prior art keywords
- page
- address
- data
- recognize
- rom10
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- Pending
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、コンピュータにおけるメモリのページ方式
に関し、特に、使用中のページを認識するための技術に
関する。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to a memory paging system in a computer, and particularly to a technique for recognizing pages in use.
〈従来の技術〉
例えば、固定的なデータを格納しておくためのメモリエ
リアが、限られたアドレス空間の多くを占めるのを防ぐ
といった目的で、次のようなメモリのページ方式が良く
採用されている。<Conventional technology> For example, in order to prevent a memory area for storing fixed data from occupying much of the limited address space, the following memory paging method is often adopted. ing.
第2図において、10は固定的データを格納したROM
で 2m語を1ページとして2n個のページに分割して
扱われる。1つのページを指定するnビットのページア
ドレスはページレジスタ12から与えられ、そのページ
の1語を指定するmビットのアドレスはアドレスバス1
4から直接的に与えられ、読み出された1語のデータは
データバス16に出力される。ページアドレスは0PU
K!る間接的な処理で、あるいは外部からの操作で、ペ
ージレジスタ12にセットされる。In Figure 2, 10 is a ROM that stores fixed data.
A page is divided into 2n pages, each containing 2m words. An n-bit page address that specifies one page is given from page register 12, and an m-bit address that specifies one word of that page is given from address bus 1.
One word of data read out is output to the data bus 16. The page address is 0PU
K! It is set in the page register 12 by indirect processing or by an external operation.
CPU等はROMl0の使用中のページを認識する必要
があり、そのために、ページレジスタ12の出力側とデ
ータバス16とをバッファ18を介して結合しておき、
必要に応じてバッファ18を動作させ、ページレジスタ
12にセットされているページアドレスをデータバス1
6を通じて読み込むようにしていた。It is necessary for the CPU etc. to recognize the page in use in ROM10, and for this purpose, the output side of the page register 12 and the data bus 16 are connected via a buffer 18,
The buffer 18 is operated as necessary, and the page address set in the page register 12 is transferred to the data bus 1.
I was trying to load it through 6.
〈発明が解決しようとする問題点〉
上述した従来のページ方式では、使用中のページを認識
するために上記バッファ18とこれKtつわる配線が必
要であシ、このことがハードウェアコストを増加させる
原因になっているとともに、素子実装上の問題も引き起
こしている。<Problems to be Solved by the Invention> In the conventional page method described above, the buffer 18 and wiring for this are required in order to recognize pages in use, which increases hardware costs. This causes problems in device mounting.
この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、特段のハードウェアを用いずに、使用中
ページを簡単に認識できるように改良し九メモリのペー
ジ方式を提供することにある。This invention was made in view of the above-mentioned conventional problems, and its purpose is to provide a nine-memory page system that improves the ability to easily recognize pages in use without using special hardware. It is in.
〈問題点を解決するための手段〉
そこでこの発明では、上記ページレジスタの内容を読み
取ってページをgRするのではなくて、各ページの特定
アドレスにそれぞれそのページアドレスを示す情報を予
め書き込んでおき、この情報を読み取って使用中のペー
ジを認識する方式とした。<Means for solving the problem> Therefore, in the present invention, instead of reading the contents of the page register and grating the page, information indicating the page address is written in advance at a specific address of each page. The system reads this information and recognizes the page in use.
〈作用〉
CPU等は上記特定アドレスを指定してメモリからデー
タを読み取れば、そのデータから使用中のページ(ペー
ジレジスタにセットされているページアドレス)がわか
る。<Operation> When the CPU or the like specifies the above specific address and reads data from the memory, the page in use (page address set in the page register) can be determined from the data.
〈実施例〉
第1図はこの発明の一実施例によるメモリのページ方式
を示している。前述の従来例と同様にlROMl0は2
1n語を1ページとして2nページに分割して扱われ、
ページレジスタνからのnビットのページアドレスによ
っである1ページが指定され、アドレス14からのmビ
ットのアドレスによって1ページ内のある1語が指定さ
れ、RItAD信号に同期して指定された1語のデータ
がデータバス16に出力される。<Embodiment> FIG. 1 shows a page system of a memory according to an embodiment of the present invention. As in the conventional example described above, lROMl0 is 2
It is divided into 2n pages with 1n words as 1 page,
One page is designated by the n-bit page address from page register ν, one word within one page is designated by the m-bit address from address 14, and the designated one is synchronized with the RItAD signal. Word data is output onto data bus 16.
この実施例においては、ROMl0における各ページの
先頭アドレスに、「ページ1」「ページ・2」「ページ
3」〜[ページ2m J と図示しているように、そ
れぞれのページアドレスを示す情報を予め書き込んであ
る。In this embodiment, information indicating the respective page addresses is preliminarily added to the top address of each page in the ROM10, as shown in the figure "Page 1", "Page 2", "Page 3" to [Page 2m J]. It's written down.
したがって、ページレジスタ12にあるページアドレス
がセットされていて、ROMl0の「ページ1」を使用
中であるとする。OPU等が使用中のページを知る(読
み返す)必要が生じた場合、アドレスバス14からRO
Ml0に与えているmビットのアドレスをすべて「0」
にしてREAD信号を発生する。すると「ページ1」の
先頭アドレスのデータ、すなわち「ページ1」であるこ
とを示す情報が読み出され、これを読み込んで使用中の
ページを認識することができる。Therefore, it is assumed that a page address is set in the page register 12 and "page 1" of the ROM 10 is in use. When it becomes necessary for the OPU etc. to know (read back) the page being used, the RO is sent from the address bus 14.
Set all m-bit addresses given to Ml0 to "0"
to generate the READ signal. Then, the data of the first address of "Page 1", that is, the information indicating that it is "Page 1", is read, and by reading this, it is possible to recognize the page in use.
なお、ページアドレス情報を書き込んでおくのは各ペー
ジ内の特定したアドレスであれば良く、先頭アドレスに
限定される訳ではない。Note that the page address information may be written to a specified address within each page, and is not limited to the first address.
〈発明の効果〉
以上詳細に説明したように、この発明に係るメモリのペ
ージ方式にあっては、各ページの特定アドレスのデータ
を読み取ることで使用中ページを認識できるので、従来
のようにページレジスタの内容を読み取るためのハード
ウェアがまったく必要なくなり、コスト的および実装ス
ペースの面などにおいて有利になる。<Effects of the Invention> As explained in detail above, in the memory page method according to the present invention, pages in use can be recognized by reading data at a specific address of each page, so page There is no need for any hardware to read the contents of registers, which is advantageous in terms of cost and implementation space.
第1図はこの発明の一実施例を示すブロック図、第2図
は従来の方式を示すブロック図である。
100・ROM(メモリ)。
120・ページレジスタ
14・・・アドレスバス
160・データバスFIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional system. 100・ROM (memory). 120・Page register 14...Address bus 160・Data bus
Claims (1)
アドレスで2^n個のページのうち1つを指定し、別の
mビットのアドレスで1ページ内の2^m語のうちの1
つを指定してデータを読み取る方式において、各ページ
内の特定アドレスにそれぞれのページアドレスを示す情
報を予め書き込んでおき、この情報を読み取つて使用中
のページを認識することを特徴とするメモリのページ方
式。(1) Specify one of the 2^n pages with the n-bit page address set in the page register, and specify one of the 2^m words within one page with another m-bit address.
In the method of reading data by specifying one page, information indicating each page address is written in advance at a specific address within each page, and this information is read to recognize the page in use. Page method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60000613A JPS61160162A (en) | 1985-01-07 | 1985-01-07 | Page system of memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60000613A JPS61160162A (en) | 1985-01-07 | 1985-01-07 | Page system of memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61160162A true JPS61160162A (en) | 1986-07-19 |
Family
ID=11478584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60000613A Pending JPS61160162A (en) | 1985-01-07 | 1985-01-07 | Page system of memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61160162A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57143654A (en) * | 1981-03-02 | 1982-09-04 | Hitachi Ltd | Memory sequence extending circuit |
JPS58192157A (en) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | Shared memory controlling system of multiplex computer system |
JPS59180899A (en) * | 1983-03-30 | 1984-10-15 | Omron Tateisi Electronics Co | Deciding method of wrong insertion of p-rom |
-
1985
- 1985-01-07 JP JP60000613A patent/JPS61160162A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57143654A (en) * | 1981-03-02 | 1982-09-04 | Hitachi Ltd | Memory sequence extending circuit |
JPS58192157A (en) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | Shared memory controlling system of multiplex computer system |
JPS59180899A (en) * | 1983-03-30 | 1984-10-15 | Omron Tateisi Electronics Co | Deciding method of wrong insertion of p-rom |
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