JPS61152124A - 集積回路の出力バツフア - Google Patents
集積回路の出力バツフアInfo
- Publication number
- JPS61152124A JPS61152124A JP59272904A JP27290484A JPS61152124A JP S61152124 A JPS61152124 A JP S61152124A JP 59272904 A JP59272904 A JP 59272904A JP 27290484 A JP27290484 A JP 27290484A JP S61152124 A JPS61152124 A JP S61152124A
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- JP
- Japan
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- voltage
- output
- power source
- circuit
- electric power
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＦＥＴで構成した集積回路の出力バッファに関
する。
する。
従来、ＦＥＴ回路で抵抗値の低い終端抵抗を駆動するた
めには、 ”ＧａＡｓ Ｉ ＣＳｙｍｐ ’ ８３
、 ｐ 。
めには、 ”ＧａＡｓ Ｉ ＣＳｙｍｐ ’ ８３
、 ｐ 。
５２〜”における文献の図５や、 ”ｌ５ＳＣＣ’
８４ＷＡＭ３．１ｐ、４０〜”における文献のＰ、４０
右側の上４行に示されているようにソースフォロワ回路
が用いられていた。ところが、ソースフォロワ回路では
ＦＥＴの素子特性がばらついた場合、回路を流れる電流
を一定に保つためにはゲート・ソース間の電圧を変える
必要があり、ツース電圧（すなわち出力電圧）が変化す
る。このため、出力信号の振幅を大きくして出力レベル
がシフトしても規定の出力レベルが得られるようにマー
ジン設計する必要がある。ところが、これは信号伝搬遅
延時間の短縮と相反する関係にある。
８４ＷＡＭ３．１ｐ、４０〜”における文献のＰ、４０
右側の上４行に示されているようにソースフォロワ回路
が用いられていた。ところが、ソースフォロワ回路では
ＦＥＴの素子特性がばらついた場合、回路を流れる電流
を一定に保つためにはゲート・ソース間の電圧を変える
必要があり、ツース電圧（すなわち出力電圧）が変化す
る。このため、出力信号の振幅を大きくして出力レベル
がシフトしても規定の出力レベルが得られるようにマー
ジン設計する必要がある。ところが、これは信号伝搬遅
延時間の短縮と相反する関係にある。
また、終端抵抗の無い回路構成にすれば出力レベルに対
する素子ばらつきの影響は低減できるが、ＬＳＩ間の接
続などのように信号の伝送経路が比較的長い場合には終
端抵抗が無いと反射の影響で高速の信号は送れなくなる
。
する素子ばらつきの影響は低減できるが、ＬＳＩ間の接
続などのように信号の伝送経路が比較的長い場合には終
端抵抗が無いと反射の影響で高速の信号は送れなくなる
。
本発明の目的は、ＦＥＴで終端抵抗を駆動する出力バッ
ファを構成する場合において、ＦＥＴの素子特性のばら
つきの影響を低減した回路を提供、 することにある。
ファを構成する場合において、ＦＥＴの素子特性のばら
つきの影響を低減した回路を提供、 することにある。
本発明の特徴は、終端抵抗を接続した電源の電圧の上下
に出力電圧のハイレベルとローレベルを設定し、プッシ
ュプル回路で駆動したことにある。
に出力電圧のハイレベルとローレベルを設定し、プッシ
ュプル回路で駆動したことにある。
これによって、出力のハイレベル電圧は上記電源の電圧
より必ず高く、また、ローレベル電圧は必ず低くなるの
でＦＥＴの素子特性がばらついても出力レベルの中心値
はあまり変動しなくなる。
より必ず高く、また、ローレベル電圧は必ず低くなるの
でＦＥＴの素子特性がばらついても出力レベルの中心値
はあまり変動しなくなる。
第１図に本発明の１実施例を示す、第１図に用いたＦＥ
ＴはＧ ａ Ａ ｓのＭＥＳＦＥ！Ｔを想定している６
図において２１は終端抵抗、１１．１２はプッシュプル
回路を構成するＦＥＴ、１３．１４はＦＥＴ１１に加え
る信号を反転するためのインバータを構成するＦＥＴで
ある。ダイオード３１と抵抗２２とコンデンサ４１の構
成する回路、および、ダイオード３２，３３と抵抗２３
とコンデンサ４２の構成する回路は、いずれも特開昭５
７−１７６８３７に述べられたレベルシフト回路である
。
ＴはＧ ａ Ａ ｓのＭＥＳＦＥ！Ｔを想定している６
図において２１は終端抵抗、１１．１２はプッシュプル
回路を構成するＦＥＴ、１３．１４はＦＥＴ１１に加え
る信号を反転するためのインバータを構成するＦＥＴで
ある。ダイオード３１と抵抗２２とコンデンサ４１の構
成する回路、および、ダイオード３２，３３と抵抗２３
とコンデンサ４２の構成する回路は、いずれも特開昭５
７−１７６８３７に述べられたレベルシフト回路である
。
５１．５２，６１，７１，７２は電源であり、各電源の
電圧はグランド電位より低く、かつ、５１の電源電圧は
６１の電源電圧より低くなるように設定する。
電圧はグランド電位より低く、かつ、５１の電源電圧は
６１の電源電圧より低くなるように設定する。
この回路において入力電圧がハイレベルになると、この
電圧がレベルシフト回路を介してＦＥＴ１２のゲートに
加わり、ＦＥＴＩ ２は導通状態になる。一方、ＦＥＴ
ＩＩのゲートにはインバータで反転された信号が加わる
ので、ＦＥＴＩ １は非導通状態になる。従って、電源
６１から抵抗２１とＦＥＴ１２を通って電源５１に電流
が流れることになり、出力端の電圧は電源６１の電圧よ
り低くなる。逆に入力電圧がローレベルになると、ＦＥ
Ｔ１２は非導通状態、ＦＥＴＩＩは導通状態となって、
出力端の電圧は電源６１の電圧より高くなる。この結果
、出力のハイレベルとローレベルの電圧は素子定数のば
らつきにかかわらず必ず電［６１の電圧の上下にくる。
電圧がレベルシフト回路を介してＦＥＴ１２のゲートに
加わり、ＦＥＴＩ ２は導通状態になる。一方、ＦＥＴ
ＩＩのゲートにはインバータで反転された信号が加わる
ので、ＦＥＴＩ １は非導通状態になる。従って、電源
６１から抵抗２１とＦＥＴ１２を通って電源５１に電流
が流れることになり、出力端の電圧は電源６１の電圧よ
り低くなる。逆に入力電圧がローレベルになると、ＦＥ
Ｔ１２は非導通状態、ＦＥＴＩＩは導通状態となって、
出力端の電圧は電源６１の電圧より高くなる。この結果
、出力のハイレベルとローレベルの電圧は素子定数のば
らつきにかかわらず必ず電［６１の電圧の上下にくる。
第２図には、第１図の回路に最も近い従来例を示す、第
２図において、１１１はソースフォロワ用のＦＥＴ、１
２１は終端抵抗、１５３は電源である。第２図の回路で
は、電源１５３の電圧は出力のローレベルの電圧より更
に低く設定しなければならない、なお、１１３，１１４
，１２３゜１３２．１３３，１４２，１．５２，１７２
は、それぞれ第１図の１３．１４，２３，３２，３３゜
４２．５２．７２と同じくインバータとレベルシフト回
路を構成する。
２図において、１１１はソースフォロワ用のＦＥＴ、１
２１は終端抵抗、１５３は電源である。第２図の回路で
は、電源１５３の電圧は出力のローレベルの電圧より更
に低く設定しなければならない、なお、１１３，１１４
，１２３゜１３２．１３３，１４２，１．５２，１７２
は、それぞれ第１図の１３．１４，２３，３２，３３゜
４２．５２．７２と同じくインバータとレベルシフト回
路を構成する。
第１図の回路と第２図の回路について、ＦＥＴのしきい
電圧ｖ７のばらつきと出力電圧の関係を求めた結果を第
３図に示す、第３図の１，２のグラフはそれぞれ第１図
の回路のハイレベルおよびローレベルの出力電圧である
。また、３，４は第２図の回路のハイレベルおよびロー
レベルの出力電圧である。但し、第１図、第２図の回路
の回路定数は、電源６１の電圧は−１，３Ｖ 、電源５
１゜５２．１５２，１５３の電圧は−２，ＯＶ 、電源
７１．７２，１７２の電圧は−５，ＯＶ 、終端抵抗２
１，１２１は５０Ωであり＋ ＦＥＴのゲート幅はＦＥ
ＴＩＩ、１２は１００ μｍ、 ＦＥＴＩＩＩは１７０
μｍ−、ＦＥＴ１３，１１３は１０μｍ、ＦＥＴ１４，
１１４は２０μｍとしている。なお、ＦＥＴ１７）Ｋ値
はＶ、＝−１，２，−１，０，−０，８゜−０，５（Ｖ
） のそれぞれに対してに＝０．６５゜０．７５，０．
８５，１．０５ （ｍＡ／Ｖ”１０μｍ）として計算し
ている。第３図に示したように、■？が−１，２ｖ≦Ｖ
？≦−０，６ｖの範囲でばらついた場合、第２図の回路
では出力レベルの変動がハイ側で０．２０Ｖ、ロー側で
は０．２６Ｖあるのに対し、第１図の回路を用いること
によリハイ側は０．１８Ｖ 、Ｏ−側では０．０４Ｖ
に低減できる。従って、−１，２Ｖ≦ｖ７≦−０，６ｖ
の範囲において、第１図の回路は有効振幅０．６３Ｖに
対して実際の信号振幅はその１．０倍〜１．３倍程度で
あればよいが、第２図の回路では有効振幅０．６３Ｖに
対して実際の信号振幅はその１．３倍〜１．４倍を必要
としている。
電圧ｖ７のばらつきと出力電圧の関係を求めた結果を第
３図に示す、第３図の１，２のグラフはそれぞれ第１図
の回路のハイレベルおよびローレベルの出力電圧である
。また、３，４は第２図の回路のハイレベルおよびロー
レベルの出力電圧である。但し、第１図、第２図の回路
の回路定数は、電源６１の電圧は−１，３Ｖ 、電源５
１゜５２．１５２，１５３の電圧は−２，ＯＶ 、電源
７１．７２，１７２の電圧は−５，ＯＶ 、終端抵抗２
１，１２１は５０Ωであり＋ ＦＥＴのゲート幅はＦＥ
ＴＩＩ、１２は１００ μｍ、 ＦＥＴＩＩＩは１７０
μｍ−、ＦＥＴ１３，１１３は１０μｍ、ＦＥＴ１４，
１１４は２０μｍとしている。なお、ＦＥＴ１７）Ｋ値
はＶ、＝−１，２，−１，０，−０，８゜−０，５（Ｖ
） のそれぞれに対してに＝０．６５゜０．７５，０．
８５，１．０５ （ｍＡ／Ｖ”１０μｍ）として計算し
ている。第３図に示したように、■？が−１，２ｖ≦Ｖ
？≦−０，６ｖの範囲でばらついた場合、第２図の回路
では出力レベルの変動がハイ側で０．２０Ｖ、ロー側で
は０．２６Ｖあるのに対し、第１図の回路を用いること
によリハイ側は０．１８Ｖ 、Ｏ−側では０．０４Ｖ
に低減できる。従って、−１，２Ｖ≦ｖ７≦−０，６ｖ
の範囲において、第１図の回路は有効振幅０．６３Ｖに
対して実際の信号振幅はその１．０倍〜１．３倍程度で
あればよいが、第２図の回路では有効振幅０．６３Ｖに
対して実際の信号振幅はその１．３倍〜１．４倍を必要
としている。
さらに、−１，２Ｖ≦ｖ７≦−〇、６Ｖ （７）範囲に
おいて、出力用ＦＥＴ （第１図の１１．１２および第
２図の１１１）の消費電力を比較すると、第２図の回路
では１６．４ｍＷ〜１３．７ｍＷであるのに対し、第１
ｔｙ！Ｉの回路では６．６ｍＷ〜４．３ｍＷに低減する
ことができる。これは、第１図の回路では終端抵抗を接
続した電源の電圧が出力電圧に近いため、終端抵抗に無
、駄な電流が流れないからである。
おいて、出力用ＦＥＴ （第１図の１１．１２および第
２図の１１１）の消費電力を比較すると、第２図の回路
では１６．４ｍＷ〜１３．７ｍＷであるのに対し、第１
ｔｙ！Ｉの回路では６．６ｍＷ〜４．３ｍＷに低減する
ことができる。これは、第１図の回路では終端抵抗を接
続した電源の電圧が出力電圧に近いため、終端抵抗に無
、駄な電流が流れないからである。
以上述べたように、本実施例によると、ＦＥＴの素子ば
らつきに対する出力レベルの変動を低減し、従来回路と
同程度の有効振幅を得るのに必要な信号振幅を小さくで
きる。また１本実施例では消費電力を低減できる。
らつきに対する出力レベルの変動を低減し、従来回路と
同程度の有効振幅を得るのに必要な信号振幅を小さくで
きる。また１本実施例では消費電力を低減できる。
第４図には、本発明の他の実施例を示す、２２１は終端
抵抗、２１１，２１２はプッシュプル回路を構成するＦ
ＥＴ、２１３，２１４はインバータを構成するＦＥＴで
ある。第１図の回路では上側の１？ Ｅ Ｔに入力の反
転信号を加えたが、第４図に示すように下側のＦＥＴに
反転信号を加えても動作原理は同じである。なお、ダイ
オード２３１゜２３２と抵抗２２２．コンデンサ２４１
の構成する回路、および、ダイオード２３３，２３４、
抵抗２２３．コンデンサ２４２，２４３の構成する回路
は、いずれも特開昭５７−１７６８３７に述べられたレ
ベルシフト回路である。
抵抗、２１１，２１２はプッシュプル回路を構成するＦ
ＥＴ、２１３，２１４はインバータを構成するＦＥＴで
ある。第１図の回路では上側の１？ Ｅ Ｔに入力の反
転信号を加えたが、第４図に示すように下側のＦＥＴに
反転信号を加えても動作原理は同じである。なお、ダイ
オード２３１゜２３２と抵抗２２２．コンデンサ２４１
の構成する回路、および、ダイオード２３３，２３４、
抵抗２２３．コンデンサ２４２，２４３の構成する回路
は、いずれも特開昭５７−１７６８３７に述べられたレ
ベルシフト回路である。
また、第１図の説明の最初においてＧａＡｓのＮＥＳＦ
ＥＴを想定すると述べたが、その他にも例えばＳｉのＪ
ＦＥＴやＭＯＳＦＥＴ、あるいは、良く知られているよ
うなヘテロ構造の高移動度トランジスタなど。
ＥＴを想定すると述べたが、その他にも例えばＳｉのＪ
ＦＥＴやＭＯＳＦＥＴ、あるいは、良く知られているよ
うなヘテロ構造の高移動度トランジスタなど。
ＦＥＴ動作をする素子であればどんな素子を用いても同
様の効果が期待できる。また、第１図、第４図において
グランド電位としたノードは、Ｏｖ以外の電源に接続し
てもよい。
様の効果が期待できる。また、第１図、第４図において
グランド電位としたノードは、Ｏｖ以外の電源に接続し
てもよい。
また、第１図、第４図の回路は全てＮ型のＦＨＴを用い
ているが、これらのＦＥＴを全てｐ型として電源電圧の
高低関係を逆にすることも可能である。また、終端抵抗
は５０Ωであるとして説明したが、５０Ω系以外のシス
テムにおいても実施できることは明らかである。
ているが、これらのＦＥＴを全てｐ型として電源電圧の
高低関係を逆にすることも可能である。また、終端抵抗
は５０Ωであるとして説明したが、５０Ω系以外のシス
テムにおいても実施できることは明らかである。
〔発明の効果〕
以上述べたように、本発明によれば出力レベルに対する
素子ばらつきの影響を低減することができるという効果
がある。
素子ばらつきの影響を低減することができるという効果
がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路に最も近い従来例を示す回路図。 第３図は、第１図及び第２図においてＦＥＴのしきい電
圧ｖ７のばらつきに対する出力レベルの変動を示した特
性図、第４図は本発明の他の実施例を示した回路図であ
る。 １１．１２，１３，１４，１１１，１１３，１１４゜２
１１．２１２，２１３，２１４・・・ＦＥＴ、２１゜１
２１．２２１・・・終端抵抗、２２，２３，１２３゜２
２２．２２３・・・レベルシフト回路を構成する抵抗、
３１，３２，３３，１３２，１３３，２３１゜２３２．
２３３，２３４・・・レベルシフト回路を構成するダイ
オード、４１，４２，１４２，２４１゜２４２．２４３
・・・レベルシフト回路を構成するコンデンサ、５１，
５２，６１，７１，７２，１５２゜１５３．１７２，２
５１，２５２，２６１，２７１゜２７２・・・電源、１
・・・第１図の回路のハイレベル出力電圧を示す特性、
２・・・第１図の回路のローレベル出力電圧開示す特性
、３・・・第２図の回路のハイレベル出力電圧を示す特
性、４・・・第２図の回路のローレベル出力電圧を示す
特性。 ￥ １ ロ ア２ ７１ 寥２ ｍ 茅 ３ （２） ％ （７ン ７１ ＋口
図の回路に最も近い従来例を示す回路図。 第３図は、第１図及び第２図においてＦＥＴのしきい電
圧ｖ７のばらつきに対する出力レベルの変動を示した特
性図、第４図は本発明の他の実施例を示した回路図であ
る。 １１．１２，１３，１４，１１１，１１３，１１４゜２
１１．２１２，２１３，２１４・・・ＦＥＴ、２１゜１
２１．２２１・・・終端抵抗、２２，２３，１２３゜２
２２．２２３・・・レベルシフト回路を構成する抵抗、
３１，３２，３３，１３２，１３３，２３１゜２３２．
２３３，２３４・・・レベルシフト回路を構成するダイ
オード、４１，４２，１４２，２４１゜２４２．２４３
・・・レベルシフト回路を構成するコンデンサ、５１，
５２，６１，７１，７２，１５２゜１５３．１７２，２
５１，２５２，２６１，２７１゜２７２・・・電源、１
・・・第１図の回路のハイレベル出力電圧を示す特性、
２・・・第１図の回路のローレベル出力電圧開示す特性
、３・・・第２図の回路のハイレベル出力電圧を示す特
性、４・・・第２図の回路のローレベル出力電圧を示す
特性。 ￥ １ ロ ア２ ７１ 寥２ ｍ 茅 ３ （２） ％ （７ン ７１ ＋口
Claims (1)
- 【特許請求の範囲】 １、第１の電源と出力端との間に接続された第１のＦＥ
Ｔと、第２の電源と出力端の間に接続された第２のＦＥ
Ｔを有し、上記第１のＦＥＴが導通状態にある時には上
記第２のＦＥＴを非導通状態とし、上記第１のＦＥＴが
非導通状態にある時には上記第２のＦＥＴを導通状態と
するように上記第１および第２のＦＥＴのゲート電極に
信号を加える回路を設けた出力回路において、上記出力
端のハイレベル出力電圧より低くローレベル出力電圧よ
り高い電圧の第３の電源と上記出力端との間に終端抵抗
を設けたことを特徴とする集積回路の出力バッファ。 ２、上記第３の電源の電圧が、上記出力端のハイレベル
出力電圧とローレベル出力電圧の平均値におおむね等し
いことを特徴とする特許請求の範囲第１項の集積回路の
出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272904A JPS61152124A (ja) | 1984-12-26 | 1984-12-26 | 集積回路の出力バツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272904A JPS61152124A (ja) | 1984-12-26 | 1984-12-26 | 集積回路の出力バツフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152124A true JPS61152124A (ja) | 1986-07-10 |
Family
ID=17520376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272904A Pending JPS61152124A (ja) | 1984-12-26 | 1984-12-26 | 集積回路の出力バツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152124A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892139A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | Ｅｃｌ終端回路 |
-
1984
- 1984-12-26 JP JP59272904A patent/JPS61152124A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892139A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | Ｅｃｌ終端回路 |
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