JPS61152079A - Manufacture of schottky gate type fet - Google Patents
Manufacture of schottky gate type fetInfo
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
Abstract
Description
【発明の詳細な説明】
［技術分野］
本発明は、ゲート電極をマスクとしてソースおよびドレ
インの各領域を自己整合的に形成するショットキゲート
型ＦＥＴ （ＭＥＳＦＥＴ）の製造技術に関し、特に、
短ゲート化に伴なう短チヤネル効果を防止する上で有効
な技術に関するものである。Detailed Description of the Invention [Technical Field] The present invention relates to a manufacturing technology for a Schottky gate FET (MESFET) in which source and drain regions are formed in a self-aligned manner using a gate electrode as a mask, and in particular,
This invention relates to a technique that is effective in preventing the short channel effect that accompanies short gates.
〔背景技術］
ＭＥＳＦＥＴは、化合物半導体たとえばガリウムひ素（
Ｑ ａ Ａ ｓ ）の集積化に適した素子構造である。[Background Art] MESFETs are made of compound semiconductors such as gallium arsenide (
This is an element structure suitable for integration of Q a A s ).
そして、このＭＥＳＦＥＴの代表的な製造方法として、
高融点金属から成るゲート電極をマスクとしてソースお
よびドレインの各領域をイオン打込みによって形成する
方法が知られて６ｓる。As a typical manufacturing method for this MESFET,
A method is known in which source and drain regions are formed by ion implantation using a gate electrode made of a high-melting point metal as a mask.
ところで、ゲート長がたとえば１μｍ程度あるいはそれ
以下と短ゲート化するに伴なって、ショートチャネル効
果が顕著となってくる。By the way, as the gate length becomes shorter, for example, about 1 μm or less, the short channel effect becomes more noticeable.
このショートチャネル効果を防ぐ従来の技術の一つとし
て、たとえば、日経エレクトロニクス、１９８３年１２
月１９日号のＰ２Ｓ５に示されているように、ゲート電
極の側壁にサイドウオールを形成し、そのサイドウオー
ルをイオン打込みに対するマスクの一部として利用する
方法が知られている。One of the conventional techniques to prevent this short channel effect is, for example, Nikkei Electronics, December 1983.
As shown in P2S5 of the May 19 issue, a method is known in which a sidewall is formed on the sidewall of a gate electrode and the sidewall is used as part of a mask for ion implantation.
しかし、本発明者の検討によると、ショートチャネル効
果を有効に防止するには、まだ改良されるべきいくつか
の問題点があることが判明した。However, according to the studies conducted by the present inventors, it has been found that there are still some problems that need to be improved in order to effectively prevent the short channel effect.
その一つは、不純物の横方向拡散に対応するため、前記
゛サイドウオールとして充分な幅をもたせることが必要
である点である。また一つは、化合物半導体、特にＧａ
Ａｓでは、ＧａＡ／’ｓ表面が空乏化しやすいため、ソ
ースおよびドレインの高濃度の領域部分を余り離しすぎ
ると、ゲートとオーミック電極間の目あき部分の寄生抵
抗が高くなり、結果としてＦＥＴの高性能化ができない
点である。One of them is that the sidewall must have a sufficient width to accommodate the lateral diffusion of impurities. Another is compound semiconductors, especially Ga
In As, the GaA/'s surface is easily depleted, so if the high concentration regions of the source and drain are separated too much, the parasitic resistance of the opening between the gate and the ohmic electrode will increase, resulting in a high This is a point where performance cannot be improved.
さらに一つは、イオン打込みによって、ゲート電極の端
部に位置するＧ ａ Ａ ｓ表面をいためることになり
、それがＦＥＴのしきい値を不安定にする点である。Another problem is that the ion implantation damages the GaAs surface located at the end of the gate electrode, which makes the threshold of the FET unstable.
［発明の目的］
本発明の目的は、前述した各問題点を解消しつつ、短ゲ
ート化に伴なうショートチャネル効果を有効に防止する
ことができる技術を提供することにある。[Object of the Invention] An object of the present invention is to provide a technique that can effectively prevent the short channel effect that accompanies short gates while solving the above-mentioned problems.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Summary of the Invention A brief outline of typical inventions disclosed in this application is as follows.
本発明では、ゲート電極の側部のサイドウオールを２重
に形成して、２重ドレインの構造を得るようにしている
。すなわち、Ｎ型のチャネル領域を含む能動層を形成し
た後、ゲート電極の側部に。In the present invention, the sidewalls on the sides of the gate electrode are formed in double layers to obtain a double drain structure. That is, after forming an active layer including an N-type channel region, on the sides of the gate electrode.
まず第１のサイドウオールを形成し、それをマスクとし
てイオン打込みによってＮ１型の中濃度の領域部分を形
成し、その後、前記第１のサイドウオールの側部に第２
のサイドウオールを形成し、その第２のサイドウオール
をマスクとしてイオン打込みによってＮ＋＋型の高濃度
の領域部分を形成しているのである。First, a first sidewall is formed, and using this as a mask, an N1 type medium concentration region is formed by ion implantation, and then a second sidewall is formed on the side of the first sidewall.
A second sidewall is formed, and an N++ type high concentration region is formed by ion implantation using the second sidewall as a mask.
［実施例］
第１図〜第４図は本発明の一実施例のプロセスフローを
示す断面図である。[Embodiment] FIGS. 1 to 4 are cross-sectional views showing a process flow of an embodiment of the present invention.
（第１図に示す工程）
Ｇ ａ Ａ ｓから成る半絶縁性基板１の一面に選択的
にＦＥＴの能動層２を形成する。能動層２はチャネル領
域を移むＮ型の領域であり、基板１に対してシリコンイ
オン３を注入することによって形成することができる。(Process shown in FIG. 1) An active layer 2 of an FET is selectively formed on one surface of a semi-insulating substrate 1 made of GaAs. The active layer 2 is an N-type region displacing the channel region, and can be formed by implanting silicon ions 3 into the substrate 1.
このイオン打込みに対するマスクとしては、２酸化シリ
コン膜４およびホトレジスト膜５を用いる。A silicon dioxide film 4 and a photoresist film 5 are used as masks for this ion implantation.
（第２図に示す工程）
ホトレジスト膜５を除去した後、能動層２上にタングス
テン等の耐熱性の金属から成るゲート電極６を形成する
。このゲート電極６の形成に・は。(Process shown in FIG. 2) After removing the photoresist film 5, a gate electrode 6 made of a heat-resistant metal such as tungsten is formed on the active layer 2. Regarding the formation of this gate electrode 6.
公知のスパッタリングおよびホトエツチングあるいはり
フトオフ技術を利用する。Known sputtering and photoetching or lift-off techniques are utilized.
（第３図に示す工程）
ゲート電極６の側部に第１のサイドウオール７を形成し
た後、その第１のサイドウオール７をマスクの一部とし
て、シリコンイオン８のイオン打込みによってＮ◆型の
比較的中濃度の領域部分９を形成する。Ｎ４″型の領域
部分９は、ゲート電極６の端部付近における寄生抵抗を
低減するためのものである。イオン打込みによって生じ
る、基板１の表面のダメージは打込みエネルギーが大に
なるほど大きくなる傾向があるが、この場合、ゲート電
極６の端部の部分が第１のサイドウオール７によって保
護されているので、その端部付近でのダメージの発生は
緩和される。なお、第１のサイドウオール７自体は、Ｃ
ＶＤ法と反応性イオンエツチングとの組合わせによって
容易に形成することができる。第１のす・イドウオール
７の材料としては、２酸化シリコンが好適である。また
、能動層２以外の部分は、ホトレジストなどの被膜１０
によってマスクしておくことは勿論である。(Process shown in FIG. 3) After forming a first sidewall 7 on the side of the gate electrode 6, using the first sidewall 7 as a part of a mask, silicon ions 8 are implanted to form an N◆ type. A region portion 9 of relatively medium concentration is formed. The N4'' type region portion 9 is for reducing parasitic resistance near the end of the gate electrode 6. Damage to the surface of the substrate 1 caused by ion implantation tends to increase as the implantation energy increases. However, in this case, since the end portion of the gate electrode 6 is protected by the first sidewall 7, the occurrence of damage near the end is alleviated. itself is C
It can be easily formed by a combination of VD method and reactive ion etching. As the material for the first wall 7, silicon dioxide is suitable. In addition, the portion other than the active layer 2 is covered with a coating 10 such as photoresist.
Of course, it must be masked by
（第４図に示す工程）
第１のサイドウオール７と同様の方法によって、第１の
サイドウオール７の側部に第２のサイドウオール１１を
形成し、その第２のサイドウオール１１をマスクの一部
として、シリコンイオン１２のイオン打込みによってＮ
＋４−型の高濃度の領域部分１３を形成する。Ｎ４′
４−型の高濃度の領域部分１３は、オーミックコンタク
トをとるための部分である。なお、第２のサイドウオー
ル１１の材質としては、第１のサイドウオール７と同じ
ものを用いることがプロセスを容易にする上で望ましい
ことではあるが、異なるもの、たとえば、窒化シリコン
などを用いることもできる。Ｎ“型の領域部分１３は、
Ｎ＋型の領域部分１１と相俟ってＦＥＴにおけるソース
およびドレインの各領域を形成することになる。(Step shown in FIG. 4) A second sidewall 11 is formed on the side of the first sidewall 7 by the same method as the first sidewall 7, and the second sidewall 11 is attached to the mask. As part of the process, N
A +4- type high concentration region portion 13 is formed. N4'
The 4-type high concentration region portion 13 is a portion for establishing ohmic contact. Although it is desirable to use the same material as the first sidewall 7 for the second sidewall 11 in order to facilitate the process, it is preferable to use a different material, such as silicon nitride. You can also do it. The N" type area portion 13 is
Together with the N+ type region portion 11, the source and drain regions of the FET are formed.
［効果］
（１）ＭＥＳＦＥＴのソースおよびドレインの各領域を
いわゆる２重ドレインの構造としているので、オーミッ
ク用の高濃度の領域部分を互いに充分に離しているにも
かかわらず、オーミック電極とゲート間の目あき部分の
寄生抵抗を低減することができる。したがって、ショー
トチャネル効果を防止しつつ、ＦＥＴの高速化を図るこ
とができる。[Effects] (1) Since the source and drain regions of the MESFET have a so-called double drain structure, even though the ohmic high-concentration regions are sufficiently separated from each other, there is no space between the ohmic electrode and the gate. It is possible to reduce the parasitic resistance of the perforated part. Therefore, it is possible to increase the speed of the FET while preventing the short channel effect.
（２）ソースおよびドレインの各領域を形成する際、ゲ
ート電極の端部に位置する半絶縁性基板の表面は、第１
および第２のサイドウオールによって被われているので
、イオン打込みによる不都合なダメージの発生を防止す
ることができる。このことは、ＦＥＴのしきい値等の特
性の安定化をもたらす６
（３）サイドウオールを２重にしているので、ソースお
よびドレインの各高濃度領域部分の間の距離を確実に離
すことができ、ショートチャネル効果を有効に防止する
ことができる。(2) When forming the source and drain regions, the surface of the semi-insulating substrate located at the end of the gate electrode is
Since it is covered by the second sidewall, it is possible to prevent the occurrence of undesirable damage due to ion implantation. This results in stabilization of characteristics such as the threshold value of the FET.6 (3) Since the sidewalls are doubled, it is possible to ensure the distance between the high concentration regions of the source and drain. Therefore, the short channel effect can be effectively prevented.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たと＆ば、ゲート電極６
をタングステン以外の他の耐熱性の純金属あるいはシリ
サイド等の合金によって形成することができるし、また
半絶縁性基板１としては、Ｇ ａ Ａ ｓ基板のほか、
他の化合物半導体の各基板をも用いることができる。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. There is no, and &, gate electrode 6
The semi-insulating substrate 1 can be formed of a heat-resistant pure metal other than tungsten or an alloy such as silicide, and the semi-insulating substrate 1 can be formed of a GaAs substrate,
Other compound semiconductor substrates can also be used.
［利用分野］
本発明は、ＭＥＳＦＥＴにおけるショートチャネル効果
の低減技術として、特に、ゲート長が１μｍ程度あるい
はそれ以下のＧ ａ Ａ ｓ Ｌ Ｓ Ｉに応用して大
きな効果を得ることができる。[Field of Application] The present invention can be applied to a GaAs LSI with a gate length of about 1 μm or less to obtain great effects as a technology for reducing short channel effects in MESFETs.
第１図〜第４図は本発明の一実施例のプロセスフローを
示す断面図である。
１・・・半絶縁性基板、２・・・能動層、３．８．１２
・・・シリコンイオン、４・・・２酸化シリコン膜、５
，１ｏ・・・ホトレジスト膜。1 to 4 are cross-sectional views showing a process flow of an embodiment of the present invention. 1... Semi-insulating substrate, 2... Active layer, 3.8.12
...Silicon ion, 4...Silicon dioxide film, 5
, 1o... Photoresist film.
Claims (1)
にそのゲート電極の両側に形成されたソースおよびドレ
インの各領域を有し、前記ソースおよびドレインの各領
域が、オーミックコンタクトをとるべき高濃度の領域部
分と、この高濃度の領域部分よりもゲート電極の端部に
近い所に位置する中濃度の領域部分とから成るショット
キゲート型ＦＥＴを製造するに際し、次の各工程を備え
ていることを特徴とする、ショットキゲート型ＦＥＴの
製造方法。 （Ａ）前記半絶縁性基板の表面部分に能動層を形成した
後、その能動層の上に前記ゲート電極を形成する工程。 （Ｂ）前記ゲート電極の側部に第１のサイドウォールを
形成し、その第１のサイドウォールをマスクとしてイオ
ン打込みによって前記中濃度の領域部分を形成する工程
。 （Ｃ）前記第１のサイドウォールの側部に第２のサイド
ウォールを形成し、その第２のサイドウォールをマスク
としてイオン打込みによって前記高濃度の領域部分を形
成する工程。[Scope of Claims] 1. A gate electrode formed on one surface of a semi-insulating substrate, and source and drain regions formed on both sides of the gate electrode, each of the source and drain regions comprising: When manufacturing a Schottky gate FET, which consists of a highly doped region where ohmic contact should be made and a medium doped region located closer to the end of the gate electrode than this highly doped region, the following steps should be taken: A method for manufacturing a Schottky gate FET, characterized by comprising each step. (A) After forming an active layer on the surface portion of the semi-insulating substrate, forming the gate electrode on the active layer. (B) A step of forming a first sidewall on the side of the gate electrode, and forming the medium concentration region by ion implantation using the first sidewall as a mask. (C) A step of forming a second sidewall on the side of the first sidewall, and forming the high concentration region by ion implantation using the second sidewall as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27282784A JPS61152079A (en) | 1984-12-26 | 1984-12-26 | Manufacture of schottky gate type fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27282784A JPS61152079A (en) | 1984-12-26 | 1984-12-26 | Manufacture of schottky gate type fet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152079A true JPS61152079A (en) | 1986-07-10 |
Family
ID=17519315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27282784A Pending JPS61152079A (en) | 1984-12-26 | 1984-12-26 | Manufacture of schottky gate type fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152079A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171163A (en) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | Schottky-gate type field-effect transistor |
| JPS63281470A (en) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-12-26 JP JP27282784A patent/JPS61152079A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171163A (en) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | Schottky-gate type field-effect transistor |
| JPS63281470A (en) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | Semiconductor device |
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