JPS61149871A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61149871A JPS61149871A JP59272223A JP27222384A JPS61149871A JP S61149871 A JPS61149871 A JP S61149871A JP 59272223 A JP59272223 A JP 59272223A JP 27222384 A JP27222384 A JP 27222384A JP S61149871 A JPS61149871 A JP S61149871A
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- JP
- Japan
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- circuit
- frequency
- circuits
- flip
- input
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、システムク胃ツク（基本クロック）で動作
する半導体集積回路に関する。
する半導体集積回路に関する。
システムクロックで動作する半導体集積回路としては、
例えば、ＣＰＵやゲートアレイ等のランダムロジックが
ある。このＣＰＵやダートアレイ等のように、大規模集
積回路（以下、ＬＳＩと称する）として構成されるロジ
、りＬＳＩｋ：おいては、一般に順序回路が形成され【
おり、ある−ンよりシステムクロックを入力すると、こ
のシステムクロックに従ってＬＳＩの中の各種ツリッデ
７０ッデ回路が動作し、同期システムを構成するように
なりている。
例えば、ＣＰＵやゲートアレイ等のランダムロジックが
ある。このＣＰＵやダートアレイ等のように、大規模集
積回路（以下、ＬＳＩと称する）として構成されるロジ
、りＬＳＩｋ：おいては、一般に順序回路が形成され【
おり、ある−ンよりシステムクロックを入力すると、こ
のシステムクロックに従ってＬＳＩの中の各種ツリッデ
７０ッデ回路が動作し、同期システムを構成するように
なりている。
近年、ＭＯ８構成のＬ８Ｉでも、パイーーラ構成の８Ｔ
ＴＬ並のスピードをもつものが開発されており、１０Ｍ
Ｈｚ以上のシステムクロックで動作する製品が多くなっ
ている。
ＴＬ並のスピードをもつものが開発されており、１０Ｍ
Ｈｚ以上のシステムクロックで動作する製品が多くなっ
ている。
これらの製品なメーカが出荷する場合、機能テスト以外
に１いわゆるＡＣテスト、ＤＣテストを実施しなければ
ならない。ＡＣテストは製品のスピードを保障するため
に行うもので、システムクロックの周波数もスペックと
して保障する必要がある。ところで、上記の如（、ＬＳ
Ｉの高速化に伴い、従来のテスタ、特に安価な量産用テ
スタでは、高い周波数のクロックを供給できないため、
ＡＣテストの実施に当っては、高価なテスタの使用を迫
られている。なお、現状では、最高級テスタでも４０Ｍ
Ｈ２が限界で、それ以上の周波数をもつものは直接テス
トできない。
に１いわゆるＡＣテスト、ＤＣテストを実施しなければ
ならない。ＡＣテストは製品のスピードを保障するため
に行うもので、システムクロックの周波数もスペックと
して保障する必要がある。ところで、上記の如（、ＬＳ
Ｉの高速化に伴い、従来のテスタ、特に安価な量産用テ
スタでは、高い周波数のクロックを供給できないため、
ＡＣテストの実施に当っては、高価なテスタの使用を迫
られている。なお、現状では、最高級テスタでも４０Ｍ
Ｈ２が限界で、それ以上の周波数をもつものは直接テス
トできない。
但し、現状のテスタでも、ダブルクロック機能をもつテ
スタでは、擬似的に倍の周波数まで入力クロックの周波
数を高めることが可能であり、この機能をもって対処す
ることも従来技術とし【ある。
スタでは、擬似的に倍の周波数まで入力クロックの周波
数を高めることが可能であり、この機能をもって対処す
ることも従来技術とし【ある。
第４図は現状のテスタの入力タイミング波形を示すもの
で、−例として１０ ＭＨｚテスタの例を示す。入カバ
ターン（及び出力〕４ターンチェ、り）はすべ【はＭＡ
Ｘで１０ ＭＨｚの基本タロツクに同期して出力される
。このとき、ＲＺモードを入力に割り当てると、ｌＱＭ
Ｈｚのクロックツ譬ルスが得られる。２つのタイミング
ジェネレータを使うダブルクロ、クモードを使用すれば
、入力ノクルス幅のＭＩＮで制限されるが、倍の２０Ｍ
Ｈ，程度のクロックは作られる。
で、−例として１０ ＭＨｚテスタの例を示す。入カバ
ターン（及び出力〕４ターンチェ、り）はすべ【はＭＡ
Ｘで１０ ＭＨｚの基本タロツクに同期して出力される
。このとき、ＲＺモードを入力に割り当てると、ｌＱＭ
Ｈｚのクロックツ譬ルスが得られる。２つのタイミング
ジェネレータを使うダブルクロ、クモードを使用すれば
、入力ノクルス幅のＭＩＮで制限されるが、倍の２０Ｍ
Ｈ，程度のクロックは作られる。
しかし、この場合、次のような問題がある。
すなわち、２つのタイミングジェネレータを使うため、
周期精度が悪いという問題である。
周期精度が悪いという問題である。
また、出力ストロープは、同一サイクルで１つしか割り
当てられないテスタが多く、奇数クロックの結果と偶数
クロックの結果を一度にテストできない点がある。
当てられないテスタが多く、奇数クロックの結果と偶数
クロックの結果を一度にテストできない点がある。
さらに、ダブルクロック機能でも対処できない場合が存
在する事、及びテスタ上の負荷容量が実際の使用状態で
の負荷容量より大きく、同一テストサイクル内に結果が
現れなくなり、テストが不可能となる点がある。
在する事、及びテスタ上の負荷容量が実際の使用状態で
の負荷容量より大きく、同一テストサイクル内に結果が
現れなくなり、テストが不可能となる点がある。
以上のような状況から、現在、間接的なスピード保障形
態、具体的には、出力電流値や他の入力より出力までの
遅れとの相関データをとって、その値でクロックの周波
数特性をテスト／チェックする方法が考えられているが
、この方法は精度上問題がある。
態、具体的には、出力電流値や他の入力より出力までの
遅れとの相関データをとって、その値でクロックの周波
数特性をテスト／チェックする方法が考えられているが
、この方法は精度上問題がある。
この発明は上記の事情に対処すべくなされたもので、動
作周波数がテスタの周波数限界を越える場合でありても
、周波数特性を精度よくテストすることができるように
構成された半導体集積回路を提供することを目的とする
。
作周波数がテスタの周波数限界を越える場合でありても
、周波数特性を精度よくテストすることができるように
構成された半導体集積回路を提供することを目的とする
。
この発明は、ツリツブ７０．ｆ回路間に形成される回路
であってス♂−ドが最も厳しい回路と同種の回路を複数
直列接続して成る遅れ回路と、この遅れ回路の出力を入
力とし、その出力を上記遅れ回路に入力として帰還する
７す、プフロ、ゾ回路を少なくとも有し、この７リツプ
７０、ｆ回路のクロック入力を２分剤するテスト回路を
半導体集積回路に内蔵し、このテスト回路の動作周波数
をチェックすることにより、半導体集積回路の動作周波
数を間接的にチェ。
であってス♂−ドが最も厳しい回路と同種の回路を複数
直列接続して成る遅れ回路と、この遅れ回路の出力を入
力とし、その出力を上記遅れ回路に入力として帰還する
７す、プフロ、ゾ回路を少なくとも有し、この７リツプ
７０、ｆ回路のクロック入力を２分剤するテスト回路を
半導体集積回路に内蔵し、このテスト回路の動作周波数
をチェックすることにより、半導体集積回路の動作周波
数を間接的にチェ。
りするようにしたものである。
以下、図面を参照してこの発明の実施例を詳細に説明す
る。
る。
第１図はこの発明の一実施例の構成を示す回路図である
。図において、１１はシステムクロック（ｃｐ）を入力
するだめのビンであり、１２は半導体集積回路、例えば
ＬＳＩの本体回路、つまり、上記システムクロック（ｃ
ｐ）で動作する回路である。１３は上記本体回路１２の
動作周波数をチェ、りするために設けられたテスト回路
である。このテスト回路１３は本体回路１２と同一チッ
プ上に形成され、ＬＳＩの中和内蔵されている。
。図において、１１はシステムクロック（ｃｐ）を入力
するだめのビンであり、１２は半導体集積回路、例えば
ＬＳＩの本体回路、つまり、上記システムクロック（ｃ
ｐ）で動作する回路である。１３は上記本体回路１２の
動作周波数をチェ、りするために設けられたテスト回路
である。このテスト回路１３は本体回路１２と同一チッ
プ上に形成され、ＬＳＩの中和内蔵されている。
本体回路１２において、１２１は入カバ、７ア、１２２
．１２４，１２６はＤフリップフロッゾ回路である。
．１２４，１２６はＤフリップフロッゾ回路である。
１２３．１２５は２つのＤフリツプフロツプ回路１２２
＃１２４や１２４，１２５間に形成されるパス回路で、
Ｄ７す、プフロ、グ回路１２２，１２４のＱ出力はそれ
ぞれパス回路１２３，１２５を介してＤフリップフロッ
グ回路１２４，１２６にＤ入力として与えられる。また
、ビン１１から入力されるシステムクロック（ｃｐ）は
入カパッ７７１２１を介してＤフ＋）、ｆ７０．プ回路
１２２，１２４，１２６にクロック入力として与えられ
る。
＃１２４や１２４，１２５間に形成されるパス回路で、
Ｄ７す、プフロ、グ回路１２２，１２４のＱ出力はそれ
ぞれパス回路１２３，１２５を介してＤフリップフロッ
グ回路１２４，１２６にＤ入力として与えられる。また
、ビン１１から入力されるシステムクロック（ｃｐ）は
入カパッ７７１２１を介してＤフ＋）、ｆ７０．プ回路
１２２，１２４，１２６にクロック入力として与えられ
る。
この上５に、システムクロック（ｃｐ）で動作する本体
回路１２の動作周波数の上限は符号１２３゜１２５で示
されるよ５なノ々ス回路のうち、入力信号に対する出力
信号の遅れ時間が最も大きい２１回路の遅れ時間により
て規定される。以下、この／４ス回路をクリティカル・
２７回路と称する。
回路１２の動作周波数の上限は符号１２３゜１２５で示
されるよ５なノ々ス回路のうち、入力信号に対する出力
信号の遅れ時間が最も大きい２１回路の遅れ時間により
て規定される。以下、この／４ス回路をクリティカル・
２７回路と称する。
第２図は、第１図において、クリティカル７４７回路を
７ナス回路１２３とし、その具体的構成の一例を示す回
路図である。なお、第２図では、本体回路１２の出力部
を構成するＤ ７ リッグフロップ回路１２７や出力バ
ッファ１２８、これらＤフリップフロップ回路１２７と
出カッ々、７ア１２８間のノ々ス回路１２８、それに出
力ピン１３０も示す。
７ナス回路１２３とし、その具体的構成の一例を示す回
路図である。なお、第２図では、本体回路１２の出力部
を構成するＤ ７ リッグフロップ回路１２７や出力バ
ッファ１２８、これらＤフリップフロップ回路１２７と
出カッ々、７ア１２８間のノ々ス回路１２８、それに出
力ピン１３０も示す。
今、クリティカルパス回路１２３の前段のＤフリッグ７
０．グ回路１２２の遅れ時間を（Ｔｐｏ）、クリティカ
ル／４ス回路１２３の遅れ時間な（Ｔｐｄ）、後段のＤ
７す、デフ０ツブ回路１２４のセ、ドア、グ時間を（Ｔ
ｓｕ）とすると、これらの合計時間（Ｔｃｙｃ）が動作
周波数の上限周期を与える。ここで、遅れ時間（Ｔｐｏ
）、セットア、グ時間（Ｔｓ、ｕ）は定数とみなせるか
ら、動作周波数の上限周期は、結局、クリティカルパス
回路１２３の遅れ時間（ＴＰｄ） ！ｃよりて規定され
ることになる。
０．グ回路１２２の遅れ時間を（Ｔｐｏ）、クリティカ
ル／４ス回路１２３の遅れ時間な（Ｔｐｄ）、後段のＤ
７す、デフ０ツブ回路１２４のセ、ドア、グ時間を（Ｔ
ｓｕ）とすると、これらの合計時間（Ｔｃｙｃ）が動作
周波数の上限周期を与える。ここで、遅れ時間（Ｔｐｏ
）、セットア、グ時間（Ｔｓ、ｕ）は定数とみなせるか
ら、動作周波数の上限周期は、結局、クリティカルパス
回路１２３の遅れ時間（ＴＰｄ） ！ｃよりて規定され
ることになる。
ここで、上記テスト回路１３を説明すると、この回路１
３は、上記クリティカル／ぐス回路１２３と同種の回路
１３１（負荷も同じ容量にする）をｎ（但し、ｎは偶数
）個直列接続してなる遅れ回路１３ノと、この遅れ回路
１３ノの出力がＤ入力として与えられるＤ７リツデフロ
ツプ回路１３２を有する。このＤフリップフＧｙプ回路
１３２のクロック入力としては、ピン１１から入力され
るシステムクロック（ｃｐ）が与えられる。
３は、上記クリティカル／ぐス回路１２３と同種の回路
１３１（負荷も同じ容量にする）をｎ（但し、ｎは偶数
）個直列接続してなる遅れ回路１３ノと、この遅れ回路
１３ノの出力がＤ入力として与えられるＤ７リツデフロ
ツプ回路１３２を有する。このＤフリップフＧｙプ回路
１３２のクロック入力としては、ピン１１から入力され
るシステムクロック（ｃｐ）が与えられる。
また、Ｄ７リツグフロツグ回路１３２のＱ出力は遅れ回
路１３１１１Ｃ入力として帰還され、このＤフリラグフ
ロップ回路１２２は、遅延回路１３１とともに、システ
ムクロック（ｃｐ）を２分周する分周回路を構成するよ
うになっている。このようなりクリップ７０．プ回路１
３２のＱ出力は出力バッファ１３３を介してテスト用の
出力ピン１３４に導びかれる。なお、１３５は、Ｄフリ
、７″フロツグ路１３２のリセット信号を入力するため
のピンである。
路１３１１１Ｃ入力として帰還され、このＤフリラグフ
ロップ回路１２２は、遅延回路１３１とともに、システ
ムクロック（ｃｐ）を２分周する分周回路を構成するよ
うになっている。このようなりクリップ７０．プ回路１
３２のＱ出力は出力バッファ１３３を介してテスト用の
出力ピン１３４に導びかれる。なお、１３５は、Ｄフリ
、７″フロツグ路１３２のリセット信号を入力するため
のピンである。
以上は、遅れ回路１３１が回路（４）を偶数個接続する
ことＫよって構成される場合を説明したが、奇数個接続
することｋよって構成される場合は、Ｄフリ、グア０．
プ回路１３２のＱ出力を遅れ回路１３１ Ｋ入力として
帰還すればよい。
ことＫよって構成される場合を説明したが、奇数個接続
することｋよって構成される場合は、Ｄフリ、グア０．
プ回路１３２のＱ出力を遅れ回路１３１ Ｋ入力として
帰還すればよい。
上記構成において、本体回路１２の動作周波数はテスト
回路１３の動作周波数のチェックをもってチェックされ
る。ここで、テスト回路１３の動作周波数はピン１３４
ＶＣ導びかれるＤフリ、グア０．グ回路１３２のＱ出
力のレベルが、システムクロック（ｃｐ）が入力されを
たびに反転されるか否かをもってチェックされる。この
テスト回路１３の動作周波数は、遅れ回路１３２の遅延
時間が、クリティカルパス回路１２３の遅延時間のｎ倍
に設定されているため、本体回路１２の動作周波数のｎ
分の１に低減されている。
回路１３の動作周波数のチェックをもってチェックされ
る。ここで、テスト回路１３の動作周波数はピン１３４
ＶＣ導びかれるＤフリ、グア０．グ回路１３２のＱ出
力のレベルが、システムクロック（ｃｐ）が入力されを
たびに反転されるか否かをもってチェックされる。この
テスト回路１３の動作周波数は、遅れ回路１３２の遅延
時間が、クリティカルパス回路１２３の遅延時間のｎ倍
に設定されているため、本体回路１２の動作周波数のｎ
分の１に低減されている。
これにより、テスト回路１３の動作周波数は従来のテス
タでも充分チェ、りすることができる。
タでも充分チェ、りすることができる。
したがり℃、この実施例によれば、所望の周波数より低
減した周波数で本体回路１２の動作周波数をチェックで
きる。
減した周波数で本体回路１２の動作周波数をチェックで
きる。
この場合、本体回路１２の動作周波数は、テスト回路１
３の動作周波数をもりて間接的にチェ、りされるわけで
あるが、その周波数に関連した遅れは、クリティカル回
路１２３の遅れ時間のｎ倍として対応がとれている。し
たがって、第３図に示すような構成の単なる遅れ回路１
４を用いる場合と異なり、クリティカル／４ス回路１２
３の製造ばらつきを反映しており、精度の高い周波数保
障ができる。
３の動作周波数をもりて間接的にチェ、りされるわけで
あるが、その周波数に関連した遅れは、クリティカル回
路１２３の遅れ時間のｎ倍として対応がとれている。し
たがって、第３図に示すような構成の単なる遅れ回路１
４を用いる場合と異なり、クリティカル／４ス回路１２
３の製造ばらつきを反映しており、精度の高い周波数保
障ができる。
なお、テスト回路１３のＤフリツプフロツプ回路１３２
のクロック入力としては、本・体回路１２のシステムク
ロック（ｃｐ）であることが望ましいが、別のクロック
であってもよいことは勿論である。
のクロック入力としては、本・体回路１２のシステムク
ロック（ｃｐ）であることが望ましいが、別のクロック
であってもよいことは勿論である。
また、遅れ回路１３１の前段にさらＫＤフリップ７ｏ、
プ回路を設け、このＤ７す、グフロ。
プ回路を設け、このＤ７す、グフロ。
プ回路の出力を遅れ回路１３１に入力し、Ｄフリ、ｆ７
０．ｆ回路１３２の出力を上記前段に設けられるＤフリ
、グフロ、プ回路にＤ入力として帰還するように構成し
てもよい。
０．ｆ回路１３２の出力を上記前段に設けられるＤフリ
、グフロ、プ回路にＤ入力として帰還するように構成し
てもよい。
このようにこの発明によれば、動作周波数がテスタの周
波数限界を越える場合であっても、周波数特性を精度よ
くテストすることができるように構成された半導体集積
回路を提供することができる。
波数限界を越える場合であっても、周波数特性を精度よ
くテストすることができるように構成された半導体集積
回路を提供することができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図はシステムクロックで動作するＬＳＩのクリティカル
パス回路の一例及びタイミング関係を示す図、第３図は
一般的な遅れ回路を示す回路図、第４図は現状のテスタ
の入力タイミング波形を示す信号波形図である。 １１ 、１３４ 、１３５・・・ピン、１２・・・本体
回路、１２３・・・クリティカルパス回路、１３ノ・・
・遅れ回路、１３２・・・Ｄ７１ｊップフロッ！回路、
１３４・・・出力バッファＯ
図はシステムクロックで動作するＬＳＩのクリティカル
パス回路の一例及びタイミング関係を示す図、第３図は
一般的な遅れ回路を示す回路図、第４図は現状のテスタ
の入力タイミング波形を示す信号波形図である。 １１ 、１３４ 、１３５・・・ピン、１２・・・本体
回路、１２３・・・クリティカルパス回路、１３ノ・・
・遅れ回路、１３２・・・Ｄ７１ｊップフロッ！回路、
１３４・・・出力バッファＯ
Claims (1)
- 【特許請求の範囲】 システムクロックで動作する半導体集積回路において、 ２つのフリップフロップ回路間に形成されるとともに、
上記半導体集積回路の動作周波数の上限を定めるような
回路と同種の回路を複数直列接続して成る遅れ回路と、 この遅れ回路の出力を入力とし、その出力を上記遅れ回
路に入力として帰還するフリップフロップ回路とを少な
くとも備え、該フリップフロップ回路のクロック入力を
２分周するように構成されたテスト回路を内蔵すること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272223A JPS61149871A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272223A JPS61149871A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61149871A true JPS61149871A (ja) | 1986-07-08 |
Family
ID=17510826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272223A Pending JPS61149871A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61149871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350511A (ja) * | 2001-05-30 | 2002-12-04 | Sony Corp | 半導体集積回路 |
| US6515549B2 (en) | 2000-03-01 | 2003-02-04 | Nec Corporation | Semiconductor device having critical path connected by feedback ring oscillator |
-
1984
- 1984-12-24 JP JP59272223A patent/JPS61149871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515549B2 (en) | 2000-03-01 | 2003-02-04 | Nec Corporation | Semiconductor device having critical path connected by feedback ring oscillator |
| JP2002350511A (ja) * | 2001-05-30 | 2002-12-04 | Sony Corp | 半導体集積回路 |
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