JPS6114765A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPS6114765A JPS6114765A JP13445184A JP13445184A JPS6114765A JP S6114765 A JPS6114765 A JP S6114765A JP 13445184 A JP13445184 A JP 13445184A JP 13445184 A JP13445184 A JP 13445184A JP S6114765 A JPS6114765 A JP S6114765A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ、特に横型
の電界効果トランジスタの構造Ｉこ関するものである。
の電界効果トランジスタの構造Ｉこ関するものである。
従来のこの種の絶縁ゲート型電界効果トランジスタを図
面を用いて説明する。
面を用いて説明する。
第１図は最も一般的なポリシリコンゲート・セルファラ
インの横型の電界効果トランジスタの断面構造図である
。本構造は、例えばＰ型シリコン基体を用い、その表面
を酸化し、８ＩＯ１膜を形成する０次にＳｉＯ＊膜上に
ポリシリコンを形成する。その後周知の写真処理技術並
びに工、チング技術を用いて、所望の形状とする。
インの横型の電界効果トランジスタの断面構造図である
。本構造は、例えばＰ型シリコン基体を用い、その表面
を酸化し、８ＩＯ１膜を形成する０次にＳｉＯ＊膜上に
ポリシリコンを形成する。その後周知の写真処理技術並
びに工、チング技術を用いて、所望の形状とする。
しかる後、このポリシリコンをマスクとし、周知の方法
でＡ１と８１がオーミック接合できる高濃度（２Ｘ １
０”個／−以上）のｎ＋屑の拡散を行なうことで得られ
る（図ではＡ Ｉ ％、極は省略されている）。
でＡ１と８１がオーミック接合できる高濃度（２Ｘ １
０”個／−以上）のｎ＋屑の拡散を行なうことで得られ
る（図ではＡ Ｉ ％、極は省略されている）。
かかる構造でドレイン５に逆方向に電圧を印加した場合
、空乏層はゲート電極がある場合、その端部がおさえら
れてしまい、ゲート酸化膜厚（以下ｄｏｘ）が２００ｎ
ｍ以下である場合、ソース・ドレイン間逆方向降伏電圧
（ＢＶＤＳ）は４５Ｖ以上にはならない。（参考文献：
原、名取、堀内共著ｒＭＯ８）ランジスタの動作理論Ｊ
Ｐ７３〜７７．１９８０近代科学社）そこで耐圧を上げ
るために従来考えられていることは、１つＩこｄｏｘを
大きくすることであるが、ｄｏｘを大きくすると闇値電
圧（以下ｖｔｈ）が高く利得（以下ｇｍ） が小さくな
り、トランジスタの性能を極端に悪くする。又、模型の
電界効果トランジスタで耐圧を上げる１つの構造として
オフセットゲートと称される構造が用いられている。第
２図にオフセットゲート型模型電界効果トランジスタの
断面構造図を示す。この構造はドレイン領域５のｎ 層
をゲート電極３直下より離し、新たにｎ ４５’（オ
フセットゲートと称す）を形成する。この層の単位面積
当りの深さ方向に積算された合計の不純物量（以下ＱＴ
）は１．５ Ｘ １０ 個／−以下に設計される。即
ちソース４−ドレイン５間の降伏が生じる前（４５■以
下）にｎ一層５′が完全に空乏化する（以下ピンチオフ
と称す）ように設計される。こうすることでゲート電極
３による影響は完全に除去され、高耐圧が実現する。し
かし、以上の理論思想にもとづくとｎ一層５′のＱＴを
大きくできないためＩこ、Ｒａｎが大きくなる欠点があ
る。（オフセットゲート構造の１１＋ｏｎはチャネル部
の抵抗（Ｒｅｈ）とオフセットゲートの抵抗（Ｒｏｆｆ
ｓｅｔ）の直列でありＲｏｆｆｓｅｔはＱＴと概略逆比
例の関係にある。）更に他の構造としてドレイン領域に
低濃度拡散を持っＬＤＤと称される構造でその断面構造
図を第３図に示す。これは、ゲート電極３直下にオーミ
ック用の浅い高濃度層ｎ ５をもうけ、その周辺にｎ１
ｉ５を形成し、ドレインとするものである。ｎ一層５が
ある為ドレイン側に空乏層が拡がりやすく、その分電界
集中が緩和さね、耐圧が土がる。しかし耐圧の上昇分は
せいぜい１〜２■高くなるのみで顕著な向上は得られて
いない（参考文献：第３１回応用物理学関係連合講演会
予稿集３１ Ｐ−Ｖ−１〜３１ Ｐ−Ｖ−１０１９８４
春）。
、空乏層はゲート電極がある場合、その端部がおさえら
れてしまい、ゲート酸化膜厚（以下ｄｏｘ）が２００ｎ
ｍ以下である場合、ソース・ドレイン間逆方向降伏電圧
（ＢＶＤＳ）は４５Ｖ以上にはならない。（参考文献：
原、名取、堀内共著ｒＭＯ８）ランジスタの動作理論Ｊ
Ｐ７３〜７７．１９８０近代科学社）そこで耐圧を上げ
るために従来考えられていることは、１つＩこｄｏｘを
大きくすることであるが、ｄｏｘを大きくすると闇値電
圧（以下ｖｔｈ）が高く利得（以下ｇｍ） が小さくな
り、トランジスタの性能を極端に悪くする。又、模型の
電界効果トランジスタで耐圧を上げる１つの構造として
オフセットゲートと称される構造が用いられている。第
２図にオフセットゲート型模型電界効果トランジスタの
断面構造図を示す。この構造はドレイン領域５のｎ 層
をゲート電極３直下より離し、新たにｎ ４５’（オ
フセットゲートと称す）を形成する。この層の単位面積
当りの深さ方向に積算された合計の不純物量（以下ＱＴ
）は１．５ Ｘ １０ 個／−以下に設計される。即
ちソース４−ドレイン５間の降伏が生じる前（４５■以
下）にｎ一層５′が完全に空乏化する（以下ピンチオフ
と称す）ように設計される。こうすることでゲート電極
３による影響は完全に除去され、高耐圧が実現する。し
かし、以上の理論思想にもとづくとｎ一層５′のＱＴを
大きくできないためＩこ、Ｒａｎが大きくなる欠点があ
る。（オフセットゲート構造の１１＋ｏｎはチャネル部
の抵抗（Ｒｅｈ）とオフセットゲートの抵抗（Ｒｏｆｆ
ｓｅｔ）の直列でありＲｏｆｆｓｅｔはＱＴと概略逆比
例の関係にある。）更に他の構造としてドレイン領域に
低濃度拡散を持っＬＤＤと称される構造でその断面構造
図を第３図に示す。これは、ゲート電極３直下にオーミ
ック用の浅い高濃度層ｎ ５をもうけ、その周辺にｎ１
ｉ５を形成し、ドレインとするものである。ｎ一層５が
ある為ドレイン側に空乏層が拡がりやすく、その分電界
集中が緩和さね、耐圧が土がる。しかし耐圧の上昇分は
せいぜい１〜２■高くなるのみで顕著な向上は得られて
いない（参考文献：第３１回応用物理学関係連合講演会
予稿集３１ Ｐ−Ｖ−１〜３１ Ｐ−Ｖ−１０１９８４
春）。
以上、従来の絶縁ゲート型電界効果トランジスタの耐圧
向上のための構造は他の特性に悪影響を及ぼしたり、顕
著な効果が得られないなどの欠点を有していた。本発明
は以上の従来構造の欠点を解決し、オン時の抵抗（Ｒａ
ｎ）が小さく、且つ、逆方向降伏電圧（ＢＶｄａ）を向
上する簡単で有効な構造を得ることを目的とする。
向上のための構造は他の特性に悪影響を及ぼしたり、顕
著な効果が得られないなどの欠点を有していた。本発明
は以上の従来構造の欠点を解決し、オン時の抵抗（Ｒａ
ｎ）が小さく、且つ、逆方向降伏電圧（ＢＶｄａ）を向
上する簡単で有効な構造を得ることを目的とする。
以下、本発明を図面によって詳述する。
第４図は本発明の実施例を示す断面構造図である。半導
体基体１の一表面、即ち図において上面に半導体基体１
の導電型Ｐと逆の導電型ｎを有するソース領＃４及び４
゛及びドレイン領域５及び５°を形成し、絶縁膜２（こ
こではＳｔＯ。
体基体１の一表面、即ち図において上面に半導体基体１
の導電型Ｐと逆の導電型ｎを有するソース領＃４及び４
゛及びドレイン領域５及び５°を形成し、絶縁膜２（こ
こではＳｔＯ。
膜を用いた）を有するゲート雷、極３でドレイン領域５
°の表面の一部をお七っている。又、絶縁膜２と接する
ｎ−導電型のドレイン領域の表面層の不純物濃度を５Ｘ
１０’／ａＪ以下で基体１の不純物濃度以上に選んでい
る。又、その表面層は少くと６１００ｎｍを超えるよう
に構成することが必要である。第４図においてはドレイ
ン領域５°即ちｎ−導電型領域を前記の不純物濃度範Ｈ
に入れている。しかしながら、前記の不純物濃度範囲の
表面層は厚さが１１００ｎ以上あればよ（，１１００ｎ
に満たない厚さの場合には耐圧尋の特性面で悪影響を及
ぼす。
°の表面の一部をお七っている。又、絶縁膜２と接する
ｎ−導電型のドレイン領域の表面層の不純物濃度を５Ｘ
１０’／ａＪ以下で基体１の不純物濃度以上に選んでい
る。又、その表面層は少くと６１００ｎｍを超えるよう
に構成することが必要である。第４図においてはドレイ
ン領域５°即ちｎ−導電型領域を前記の不純物濃度範Ｈ
に入れている。しかしながら、前記の不純物濃度範囲の
表面層は厚さが１１００ｎ以上あればよ（，１１００ｎ
に満たない厚さの場合には耐圧尋の特性面で悪影響を及
ぼす。
このような構造ζこより低Ｒｏａで高耐圧の絶縁ゲート
型電界効果トランジスタを得ることができた。不純物濃
度の前記の数値限定は空乏層の拡がりとの関係等を勘案
し、本発明の目的、効果をしめす化適する範囲を実験に
より求めた。
型電界効果トランジスタを得ることができた。不純物濃
度の前記の数値限定は空乏層の拡がりとの関係等を勘案
し、本発明の目的、効果をしめす化適する範囲を実験に
より求めた。
更に本発明を第３図の従来型の製作ｊこおける対比によ
り説明する。第３図のＬＤＤと称される構造ではｎ一層
５に１×１０ ドーズのイオン打込後熱拡散し、ドレイ
ン接合深さく以下ＸＩ）４ ａｍ （ｎ＋層５はｌｎｍ
）とした、ｄｏｘは１２０ｎｍという条件で試作したが
、ゲート電極３が２Ｘ１０’ｃｍ”以上の高濃度ｎ 層
５にわずかにかぶっている為、ＢＶＤＳは３７Ｖであっ
た。これに対し、ゲート電極３をｎ 層５から離しゲー
ト電極３端下のドレイン層表面の濃度を前記せる本発明
の範囲であるｌＸｌ０個／−となるようにした所ＢＶＤ
８９０Ｖにも上り、それにもかかわらずＲ，ｏｎは約０
．５０と非常に小さくできた。即ち、ゲート電極３の下
の絶縁［Ｉ２と接するドレイン領域５°の表面層を前記
せる本発明の不純物濃度範囲とすることにより、低Ｒｏ
ｎで高耐圧を達成し得た。
り説明する。第３図のＬＤＤと称される構造ではｎ一層
５に１×１０ ドーズのイオン打込後熱拡散し、ドレイ
ン接合深さく以下ＸＩ）４ ａｍ （ｎ＋層５はｌｎｍ
）とした、ｄｏｘは１２０ｎｍという条件で試作したが
、ゲート電極３が２Ｘ１０’ｃｍ”以上の高濃度ｎ 層
５にわずかにかぶっている為、ＢＶＤＳは３７Ｖであっ
た。これに対し、ゲート電極３をｎ 層５から離しゲー
ト電極３端下のドレイン層表面の濃度を前記せる本発明
の範囲であるｌＸｌ０個／−となるようにした所ＢＶＤ
８９０Ｖにも上り、それにもかかわらずＲ，ｏｎは約０
．５０と非常に小さくできた。即ち、ゲート電極３の下
の絶縁［Ｉ２と接するドレイン領域５°の表面層を前記
せる本発明の不純物濃度範囲とすることにより、低Ｒｏ
ｎで高耐圧を達成し得た。
次に本発明の他の実施例をしめず断面構造図を第５図に
しめし、製法例と共に説明する。
しめし、製法例と共に説明する。
（１１ゲート酸化−ポリ＆形成を周知の方法で行なう（
例えば熱酸化−ＣＶＤポ’Ｊ Ｓ ｉ−写真−プラズマ
エッチ）。
例えば熱酸化−ＣＶＤポ’Ｊ Ｓ ｉ−写真−プラズマ
エッチ）。
（２）写真処理をほどこし、レジストを形成する。
この時レジスト膜はドレイン側（７近傍）をおおうよう
にする。
にする。
（３） ポリＳｉ及びレジストをマスクとしてリンを
１ｌ１１度にイオン打込みする。例えば打込エネルギー
３０ＫｅＶドーズ１）５Ｘ１０’／ｃＪ（４）第７図の
構造は前記レジストを除去した後、周知のアニール並び
に拡散処理を行なった。
１ｌ１１度にイオン打込みする。例えば打込エネルギー
３０ＫｅＶドーズ１）５Ｘ１０’／ｃＪ（４）第７図の
構造は前記レジストを除去した後、周知のアニール並び
に拡散処理を行なった。
この段階でのアニール並びに拡散は特に必要とするもの
ではないが、他の実験と条件を合せる目的で実施した。
ではないが、他の実験と条件を合せる目的で実施した。
（５） 次にポリ８ｉをマスクとしてリンを２００Ｋ
ｅＶの高エネルギーで打込んだ打込ドーズ量は３Ｘ１０
／−である、その後のアニールを行ない活性化させ
る。こうすることによりゲート電極直下のＳｉ表面７で
はリン濃度が約ｌＸｌ０’／−と低く、最もＩＮＩＩＩ
Ｉの高い部分６は約２Ｘ１０”／−で表から約２５０ｎ
ｍ深く入った所に埋込まれた形となる。
ｅＶの高エネルギーで打込んだ打込ドーズ量は３Ｘ１０
／−である、その後のアニールを行ない活性化させ
る。こうすることによりゲート電極直下のＳｉ表面７で
はリン濃度が約ｌＸｌ０’／−と低く、最もＩＮＩＩＩ
Ｉの高い部分６は約２Ｘ１０”／−で表から約２５０ｎ
ｍ深く入った所に埋込まれた形となる。
本実施例の絶縁ゲート型電界効果トランジスタは耐圧的
７０Ｖ、Ｒｏｎ約０５Ωであった。
７０Ｖ、Ｒｏｎ約０５Ωであった。
更に本発明の他の実施例をしめず断面構造図を第６図に
しめし、製法例と共に説明する。
しめし、製法例と共に説明する。
（＋） Ｎ型半導体基体に周知の方法でゲート酸化喚を
形ｉ戊し、しかるイ疑ポリシリコンをＣＶＤ装ｆ、１で
ヤ；及し、ｐｏｃ １１を用いてポリシリコンにＰの気
相拡散を行なった。
形ｉ戊し、しかるイ疑ポリシリコンをＣＶＤ装ｆ、１で
ヤ；及し、ｐｏｃ １１を用いてポリシリコンにＰの気
相拡散を行なった。
（２）周知の写真技術とエツチング技術を用いてポリ８
ｉのゲート３を形成した。
ｉのゲート３を形成した。
（３）シかる後、ボロンの拡散を行ないソース４、ドレ
イン領域５のＰ＋ｌｉｌを形成した。
イン領域５のＰ＋ｌｉｌを形成した。
（４） しかる後１１００℃の水蒸気雰囲気中で１時間
の熱酸化を行なう。これにより、ゲート層ｆＩｊｉ３端
部よりゲート下２へも一部酸化が進みその結果ゲート直
下のドレイン領域５のボロンは酸化模８に吸い取られ表
面濃度が下る。
の熱酸化を行なう。これにより、ゲート層ｆＩｊｉ３端
部よりゲート下２へも一部酸化が進みその結果ゲート直
下のドレイン領域５のボロンは酸化模８に吸い取られ表
面濃度が下る。
この表面の濃度を確認した結果は約３×１０／−であり
、そのときの電界効果トランジスタ特性は耐圧的６０Ｖ
、Ｒａｎ約０．４Ωでありた０以上のように本発明は要
旨の範囲内において種々の変形をなしうるものである。
、そのときの電界効果トランジスタ特性は耐圧的６０Ｖ
、Ｒａｎ約０．４Ωでありた０以上のように本発明は要
旨の範囲内において種々の変形をなしうるものである。
蘂１゜
−＋（１）
一−ユ゛−一、°−
？や例えば、半導体基体内に複数の
島領域をつくり、これら島領域を前記半導体基体１とみ
なし、本発明と等価な構造を形成したり単に実施例の導
電型を夫々逆にした構造などは本発明の範囲に含まれる
のは当然である。前述のごとく、本発明の絶縁ゲート型
電界効果トランジスダは高耐圧で且つＲｏｎの小さい優
れた性能を得ることが容易な構造であり、又、絶縁膜厚
を薄くでき、集積度を上げ得るなど、実用上極めて効果
大なるものである。
なし、本発明と等価な構造を形成したり単に実施例の導
電型を夫々逆にした構造などは本発明の範囲に含まれる
のは当然である。前述のごとく、本発明の絶縁ゲート型
電界効果トランジスダは高耐圧で且つＲｏｎの小さい優
れた性能を得ることが容易な構造であり、又、絶縁膜厚
を薄くでき、集積度を上げ得るなど、実用上極めて効果
大なるものである。
第１図、第２図及び第３図は従来の絶縁ゲート型電界効
果トランジスタをしめず断面構造図、第４図、第５図及
び第６図は本発明の実施例をしめず断面構造図である。 １は半導体基体、２は絶巌膜、３はゲートｉｔ極、４は
ソース領竣、５．５°はドレイン領域、５′はオフセッ
トゲート領域、６はドレイン領域の高濃度埋込層、７は
ドレイン領域の低濃度表面層、８は酸化膜である。
果トランジスタをしめず断面構造図、第４図、第５図及
び第６図は本発明の実施例をしめず断面構造図である。 １は半導体基体、２は絶巌膜、３はゲートｉｔ極、４は
ソース領竣、５．５°はドレイン領域、５′はオフセッ
トゲート領域、６はドレイン領域の高濃度埋込層、７は
ドレイン領域の低濃度表面層、８は酸化膜である。
Claims (3)
- （１）半導体基体の一表面に該半導体基体と逆の導電型
を有するソース及びドレイン領域等を形成し、該ドレイ
ン領域の一部を絶縁膜を有するゲート電極でおおい、該
絶縁膜と接するドレイン領域の表面層の不純物濃度を５
×１０＾１＾６／ｃｍ＾３以下から該半導体基体の不純
物濃度以上とし、且つ、該表面層の厚さを１００ｎｍ以
上としたことを特徴とする絶縁ゲート型電界効果トラン
ジスタ。 - （２）絶縁膜と接するドレイン領域の表面層以外のドレ
イン領域内に該表面層の不純物と同じ導電型で、且つ該
表面層よりも高濃度の領域を形成した特許請求の範囲第
（１）項記載の絶縁ゲート型電界効果トランジスタ。 - （３）表面層を不純物拡散層とし、且つ、高濃度の領域
を拡散又はイオン打込み埋込み層とした特許請求の範囲
第（２）項の絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13445184A JPS6114765A (ja) | 1984-06-29 | 1984-06-29 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13445184A JPS6114765A (ja) | 1984-06-29 | 1984-06-29 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6114765A true JPS6114765A (ja) | 1986-01-22 |
Family
ID=15128648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13445184A Pending JPS6114765A (ja) | 1984-06-29 | 1984-06-29 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6114765A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168776A (en) * | 1974-12-06 | 1976-06-14 | Ibm | Doreinryoikigako oyobi teifujunbutsunodobukaranaru denkaikokatoranjisuta |
| JPS5267963A (en) * | 1975-12-04 | 1977-06-06 | Mitsubishi Electric Corp | Manufacture of semiconductor unit |
| JPS5286086A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Field effect transistor |
-
1984
- 1984-06-29 JP JP13445184A patent/JPS6114765A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168776A (en) * | 1974-12-06 | 1976-06-14 | Ibm | Doreinryoikigako oyobi teifujunbutsunodobukaranaru denkaikokatoranjisuta |
| JPS5267963A (en) * | 1975-12-04 | 1977-06-06 | Mitsubishi Electric Corp | Manufacture of semiconductor unit |
| JPS5286086A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Field effect transistor |
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