JPS6114690A - Image display system - Google Patents
Image display systemInfo
- Publication number
- JPS6114690A JPS6114690A JP59136017A JP13601784A JPS6114690A JP S6114690 A JPS6114690 A JP S6114690A JP 59136017 A JP59136017 A JP 59136017A JP 13601784 A JP13601784 A JP 13601784A JP S6114690 A JPS6114690 A JP S6114690A
- Authority
- JP
- Japan
- Prior art keywords
- display
- address
- display area
- register
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
技術分野
本発明はたとえばパーソナルコンピュータの画像表示装
置にキャラクタパターンなどを表示“Vる画像表示方式
■こ関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to an image display method for displaying character patterns and the like on an image display device of a personal computer, for example.
背景技術
従来からのパーソナルコンピュータICよる画イψ表示
方式では、ひとつの画像位置制伺1回路(CRTコンロ
ーラ)によって画面全体が制御さノ]ている。詳しく説
明すねは、テキストメモリのアドレスは表示装置の画面
のアドレスと1対l対応しており、CRTコントローラ
は前8己デキストノモリを順次アクセスすること1こよ
って1表示&fitの画面上に、メモリ内にストアさt
)でいるテキストデータケ表示していた。BACKGROUND ART In the conventional image display system using a personal computer IC, the entire screen is controlled by one image position control circuit (CRT controller). In detail, the address of the text memory has a one-to-one correspondence with the address of the screen of the display device, and the CRT controller sequentially accesses the previous 8 text memory. Stored in
) was displaying text data.
このような先行技術では画面の成る領域に表示さt″し
たキャラクタパターンを右へ移動させようとする場合、
移動するアドレスへ移動させたいキャラクタパターン?
書換える必要があった。そのため処理時間が長くなると
いう欠点があり、またテキストメモリの内容を書換える
ためのテキストアドレスが複雑となり、ソフトウェア上
の管理が容易でないという欠点があった。In such prior art, when trying to move a character pattern displayed in an area of the screen to the right,
Character pattern you want to move to the address you want to move?
It needed to be rewritten. Therefore, there is a drawback that the processing time becomes long, and the text address for rewriting the contents of the text memory is complicated, making it difficult to manage software.
目 的
本発明の目的Vi、画像表示面の複数に分割された一つ
の表示領域を選択的に残余の表示領域に簡単に、かつ高
速度で移蛸させることができ、しかも表示領域内で部分
表示を常に所定位置に表示することができる画像表示方
式を提供することである。Objective VI of the present invention is to be able to selectively move one display area divided into a plurality of image display areas to the remaining display area easily and at high speed, and to An object of the present invention is to provide an image display method that can always display an image at a predetermined position.
実施例 第1図は本発明の一実施例のブロック図である。Example FIG. 1 is a block diagram of one embodiment of the present invention.
カウンタ1からの水平走査アドレス信号および垂直走査
アドレス信号は、制御回路Sl、S2.・・・。The horizontal scanning address signal and vertical scanning address signal from counter 1 are transmitted to control circuits Sl, S2 . ....
Snlこそれぞれ与えらねる。この制御回路Sl。Snl can't give each one. This control circuit Sl.
S2.・・・、5nVi第2図に示されるように、テキ
ストランダムアクセスメモリ2(以下テキストRAMと
いう)の複数に分割さハ、たストア領域Bl。S2. . . , 5nVi As shown in FIG. 2, the text random access memory 2 (hereinafter referred to as text RAM) is divided into a plurality of storage areas Bl.
B2.・・・、Bnをそれぞれ管理して画面制御を行う
ために設けら力、ている。制御回路81け水平走査位置
用レジスタ3および垂直走査位置用レジスタ4とを有し
、中央処理装置(以下CPUという)られる。また制御
回路51Vi水平走査形状用レジスタ30と垂直走査形
状用レジスタ31とを有し。B2. . . , Bn, and controls the screen. The control circuit 81 has a horizontal scanning position register 3 and a vertical scanning position register 4, and is a central processing unit (hereinafter referred to as CPU). The control circuit 51Vi also includes a horizontal scanning shape register 30 and a vertical scanning shape register 31.
このレジスタ30には前記表示開始アドレス位置からの
水平方向の表示期間が与えらり、レジスタ31には垂直
方向の表示期間が与えら力る。さらにまた制御回路S1
け表示領域内での何ドツト目から表示するから設定する
ための水平走査スタート用レジスタ40および垂直走査
スタート用レジスタ41とを有し、CPUから表示開始
の初期値がそれぞれ与えられる。This register 30 is given a horizontal display period from the display start address position, and the register 31 is given a vertical display period. Furthermore, the control circuit S1
It has a horizontal scan start register 40 and a vertical scan start register 41 for setting which dot in the display area to start displaying, and initial values for display start are given by the CPU.
アクティブ信号発生[61路6でけカウンタ1から導出
される水平走査アドレス信号および垂直走査アドレス信
号と、レジスタ3.41こ設定された表示開始アドレス
と?比較し1両者が一致したとき1こにテキストアドレ
ス発生回路7が能蚊1化すわる。Active signal generation [Horizontal scanning address signal and vertical scanning address signal derived from the counter 1 and the display start address set in the register 3.41? When the comparison is made and the two match, the text address generation circuit 7 is placed in position 1.
このテキストアドレス発生回路7けレジスタ30゜31
に設定された表示期間だけ能動化さねて、レジスタ40
.41に与えられた初期@1こ基づいたテキストアドレ
スケライン9a’を介してセレクタ8に与え、またブロ
ックラスタアドレスをライン9bft介してセレクタ1
01こ与える。なお、ここでブロックラスタアドレスと
は、制御回路Sl。This text address generation circuit 7 registers 30°31
The register 40 is activated only for the display period set to
.. A text address based on the initial @1 given to 41 is given to selector 8 via line 9a', and a block raster address is given to selector 1 via line 9bft.
Give 01. Note that the block raster address here refers to the control circuit Sl.
S2.・・・、Snによって管理さねでいる画像表示面
の各表示領域における表示開始位置から何ドツト目であ
るかを示すものである。S2. . . , indicates the number of dots from the display start position in each display area of the image display surface managed by Sn.
制御回路S2.・・・、Snもまた制御回路S1と同様
な構成を有しており、テキストアドレスおよびブロック
ラスタアドレスをそれぞねセレクタ8およびセレクタl
Oに与える。セレクタ8ではライン11?介して与えら
ハるセレクト信号1ζよって、制御回路Sl、S2.・
・・、Snからのテキストアドレス全選択してセレクタ
13に導出する。Control circuit S2. ..., Sn also has the same configuration as the control circuit S1, and sends the text address and block raster address to the selector 8 and selector l, respectively.
Give to O. Line 11 in selector 8? The control circuits Sl, S2 .・
..., all text addresses from Sn are selected and derived to the selector 13.
このセレクタ131こはまた中央処理装置からアドレス
バスライン14を介してテキストRA M2 kアクセ
スするためのアドレス信号が与えらねる。This selector 131 also receives no address signal from the central processing unit via the address bus line 14 for accessing the text RAM2k.
セレクタ13からのアドレス信号はテキストRAM21
こ与えら力る。またアトリビュートランダムアクセスメ
モリ15(以下アトリビュー)RAMという)に与えら
hる。テキストRAM 2でにセレクタ13からのアド
レス信号を受信してこのアドレスIC対応したストア領
域の情報を読出してキャラクタジェネレータ16に与え
る。キャラクタジェネレータ16Vi、セレクタ】0か
らのラスタアドレスが与えられ、こね−によってテキス
トRAM2からの情報に対応したキャラクタを表示する
ための映像信号をアントゲ−)17,18.19にそれ
ぞ力与える。アンドゲート17.18.19では、キャ
ラクタ映像信号と、アトリビュートRAM15からの色
信号との論理8を牙とり、アンドゲート17で汀赤色信
号、またアンドゲート18では緑色信号、アンドゲート
】9でけ青色信号が映像処理回路20に導出さtI、こ
の映像処理回路20が能動化さねて陰極線管21の表示
面に所望の画像が表示さねる。The address signal from the selector 13 is sent to the text RAM 21.
This gives me strength. It is also given to an attribute random access memory 15 (hereinafter referred to as attribute RAM). The text RAM 2 receives the address signal from the selector 13, reads out the information in the store area corresponding to this address IC, and supplies it to the character generator 16. A character generator 16Vi is given a raster address from selector 0, and by kneading, it supplies video signals for displaying a character corresponding to the information from the text RAM 2 to game consoles 17, 18, and 19, respectively. AND gates 17, 18, and 19 take the logic 8 of the character video signal and the color signal from the attribute RAM 15, and the AND gate 17 produces a red signal, and the AND gate 18 produces a green signal, and the AND gate ]9 produces a red signal. When the blue signal is led to the video processing circuit 20, the video processing circuit 20 is not activated and a desired image is not displayed on the display surface of the cathode ray tube 21.
fA3図は陰極線管21の表示画面上の表示態様を示す
図である。水平走査位置および垂直走査位置の基準点0
(0,0)t−tffia図の画面上の左上隅に規定す
る。左上隅から順次走査線/1./2以下順次走査され
て陰極線管21の画像面Aに所望の画像が表示される。Figure fA3 is a diagram showing the display mode on the display screen of the cathode ray tube 21. Reference point 0 for horizontal scanning position and vertical scanning position
(0,0) Specified in the upper left corner on the screen of the t-tffia diagram. Sequential scanning lines starting from the upper left corner/1. A desired image is displayed on the image plane A of the cathode ray tube 21 by sequentially scanning the image plane A of the cathode ray tube 21.
画面Aの複数fこ分割ざ力た一つの表示領域Apとその
表示領域Ap内の表示部分との関係は第4図に示さねて
いる。表示領域Ap内の表示部分Kl(r表示領域Ap
の所定の表示部分KOに表示する場合、すなわち表示部
分に1のキャラクタパターンC1i表示部分KO内に表
示する場合を想定する。なお1表示領域Apの頂点ep
の座標を(xp、yp)とする。また表示部分に1の頂
点e1の座標を(xel、Yel)、頂点f1の座標k
(xel+l(1,yel)頂点glの座標k (x
e 1 + H1、y e 1 + v 1 )頂点h
1の座標’r(xe]+ yel+vl)とする。先ず
1表示領域A I) lr管理する制御回路Sp内のレ
ジスタ3PにCPUから水平方向表示開始アドレスrx
pJが与えられる。また制御回路Sp内のレジスタ4
pにCPUから垂直方向表示開始アドレスryp」が与
えらねる。制御回路Sp内のレジスタ30p1こけ水平
方向の表示期間を爪すデータr HI Jが与えらり、
レジスタ31. p Iこけ垂直方向の表示期間ケ示す
データ「V】」がノjえら力る。1に制御的1路Sp内
のレジスタ40pに1jrxelJが、壕だレジスタ4
1 p Ic trJ r yellが与えられる。カ
ウンタlからの1[査アドレス信号とレジスタ3p、4
plこ設Wさハた表示開始アドレスrxpJ、rypJ
とが一致したときにはテキストアドレス発生回路7月表
示期間[HIJ、rVIJの範囲だけ油側化さハる。The relationship between one display area Ap divided into a plurality of screen A and the display portions within that display area Ap is not shown in FIG. Display portion Kl in display area Ap (r display area Ap
It is assumed that the character pattern C1i is displayed in a predetermined display portion KO, that is, a case is assumed in which one character pattern C1i is displayed in the display portion KO. Note that the vertex ep of 1 display area Ap
Let the coordinates of be (xp, yp). In addition, the coordinates of vertex e1 of 1 are (xel, Yel) in the display area, and the coordinates of vertex f1 k
(xel+l (1, yel) coordinate k of vertex gl (x
e 1 + H1, y e 1 + v 1 ) vertex h
Let the coordinates of 1 be 'r(xe]+yel+vl). First, 1 display area A I) The horizontal direction display start address rx is sent from the CPU to the register 3P in the control circuit Sp that manages lr.
pJ is given. Also, register 4 in the control circuit Sp
The vertical direction display start address ryp cannot be given to p by the CPU. The register 30p1 in the control circuit Sp is given data rHIJ that determines the display period in the horizontal direction,
Register 31. The data "V" indicating the display period in the vertical direction is displayed. 1jrxelJ is in the register 40p in the control 1st path Sp, and the register 4 is in the trench.
1 p Ic trJ r yellow is given. 1 [scan address signal from counter l and registers 3p, 4
Display start address rxpJ, rypJ
When they match, the text address generation circuit changes to the oil side only in the range of July display period [HIJ, rVIJ.
なお、このとき表示開始アドレス位置の座標(xp、y
p)け(xel、yel)に対応する。In addition, at this time, the coordinates of the display start address position (xp, y
p) Corresponds to ke (xel, yel).
すなわち1表示領域の表示開始°アドレス位置のPlへ
椋1t(xel、yel)の座標にあるデキストIくA
M2のアドレス全初期値として出刃し、υ後このアドレ
スから連続したアドレスがllj力ざねる。In other words, start displaying one display area.
All addresses of M2 are set as initial values, and after υ, consecutive addresses from this address are lost.
このXうにして(xel、yel)がら水平方向にrl
llJ、垂直方向lこ「■】」だけ、i!ll続したア
ドレスが出力されることによって第3図示の↓うに表示
部分に1のキャラクタ−パターンc1が表示部分KOに
表示されることになる。In this X direction (xel, yel), rl in the horizontal direction
llJ, vertical direction only ``■】'', i! By outputting the consecutive addresses, the character pattern c1 of 1 is displayed in the display part KO in the ↓ uni display part shown in the third figure.
頂点e 2 (x e 2. y e 2 )’?有し
、かつ同一の大きさの表示部分に2のキャラクタ−パタ
ーンC2i表示部分K Oに表示する場合にはレジスタ
40pにrxeZJを、レジスタ41pにrye2」を
与えること1こよって行なわれる。Vertex e 2 (x e 2. y e 2 )'? If the character pattern C2i is to be displayed in the display portion KO of the same size, rxeZJ is given to the register 40p and rye2 is given to the register 41p.
また表示頭載Apr他の表示領域Aqに移動させる場合
には0表示領域Aqの頂点eqを(xq。In addition, when moving the display head Apr to another display area Aq, the vertex eq of the 0 display area Aq is (xq.
yq)とすると1表示領域Apの表示内容がストアさノ
1.ているストア領域Bpを管理する制御回路Sp内の
レジスタ3pに水平方向表示開始アドレスrxqJが、
またレジスタ4pに垂直方向表示開始アドレスry Q
Jが与えらねることIcxって行なわ力る。yq), the display contents of 1 display area Ap are stored. The horizontal direction display start address rxqJ is stored in the register 3p in the control circuit Sp that manages the store area Bp.
Also, the vertical direction display start address ry Q is stored in register 4p.
Icx forces you to do what J cannot give.
効果
以北のように本発明によれば1画像表示面の複数に分割
サネた一つの表示領域を選択的に残余の表示領域に簡嚇
でかつ高速度で移動させることができ、しかも表示領穢
内で部分表示を常に所定位aノご表示させることが可能
となる。As described above, according to the present invention, it is possible to selectively move one display area divided into multiple parts of one image display surface to the remaining display area easily and at high speed, and moreover, the display area can be moved easily and at high speed. It becomes possible to always display a partial display at a predetermined position within the screen.
第1図は本発明の一実施例のブロンク図、第2図はテキ
ストRAM2の構成図、第3図は陰極線管21の表示画
面」二の表示態様を示す図、第4図は表示領域Apの拡
大図である。
l・・・カウンタ、2・・・テキストランダムアクセス
メモリ、3〜3n、4 ・〜 4n、30.〜30n、
31 〜 31n 、40. −.40n 。
41、−.41n・・・レジスタ、6・・・アクティブ
信号発生回路、7・・・テキストアドレス発生回路、2
1・・・陰極線管、S】、〜、Sn・・・制御]l路、
B】〜、Bn・・・ストア領域
代理人 弁理士 西教圭一部
C′2 ) \hl(xel、yel+1)K2
第4図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a configuration diagram of the text RAM 2, FIG. 3 is a diagram showing the display mode of the display screen of the cathode ray tube 21, and FIG. 4 is a diagram showing the display area Ap. It is an enlarged view of. l...Counter, 2...Text random access memory, 3-3n, 4 . . .-4n, 30. ~30n,
31-31n, 40. −. 40n. 41,-. 41n...Register, 6...Active signal generation circuit, 7...Text address generation circuit, 2
1... Cathode ray tube, S], ~, Sn... control] l path,
B】~, Bn... Store area agent Patent attorney Kei Nishi C'2 ) \hl (xel, yel+1) K2 Figure 4
Claims (1)
位置とを表わす信号を導出する走査アドレス信号導出手
段と、 前記表示画面よりも小さく分割された表示領域に表示さ
れる表示内容がそれぞれストアされるストア領域を備え
るメモリと、 前記表示領域を前記表示画面上の表示すべき位置にアド
レス指定するアドレス指定手段と、表示すべき表示期間
を指定する手段と、 前記アドレス指定された表示領域内での表示開始アドレ
スを指定する手段とを有し、 各分割された表示領域に対応するストア領域内の表示内
容が前記指定されたアドレスに対応する表示領域内でか
つ前記指定された表示開始アドレスから表示され、また
表示領域内の表示部分が選択的に表示されることを特徴
とする画像表示方式。[Scope of Claims] Scanning address signal deriving means for deriving signals representing a horizontal scanning address position and a vertical scanning address position of one display screen, and display contents displayed in display areas divided into smaller areas than the display screen. a memory comprising a storage area in which each of the addressed areas is stored; addressing means for addressing the display area to a position to be displayed on the display screen; and means for specifying a display period to be displayed; means for specifying a display start address within the display area, and the display content in the store area corresponding to each divided display area is within the display area corresponding to the specified address and within the specified address. An image display method characterized by displaying from a display start address and selectively displaying a display portion within a display area.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59136017A JPS6114690A (en) | 1984-06-29 | 1984-06-29 | Image display system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59136017A JPS6114690A (en) | 1984-06-29 | 1984-06-29 | Image display system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6114690A true JPS6114690A (en) | 1986-01-22 |
Family
ID=15165233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59136017A Pending JPS6114690A (en) | 1984-06-29 | 1984-06-29 | Image display system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6114690A (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55115140A (en) * | 1979-02-27 | 1980-09-04 | Hitachi Ltd | Display unit |
JPS57108884A (en) * | 1980-12-25 | 1982-07-07 | Fuji Electric Co Ltd | Control circuit for display of crt display device |
JPS58159579A (en) * | 1982-03-18 | 1983-09-21 | 三菱電機株式会社 | Display |
JPS58159578A (en) * | 1982-03-18 | 1983-09-21 | 三菱電機株式会社 | Display |
-
1984
- 1984-06-29 JP JP59136017A patent/JPS6114690A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS58159579A (en) * | 1982-03-18 | 1983-09-21 | 三菱電機株式会社 | Display |
JPS58159578A (en) * | 1982-03-18 | 1983-09-21 | 三菱電機株式会社 | Display |
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