JPS61144065A - Reverse conductive gate turn-off thyristor - Google Patents

Reverse conductive gate turn-off thyristor

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JPS61144065A
JPS61144065A JP26577684A JP26577684A JPS61144065A JP S61144065 A JPS61144065 A JP S61144065A JP 26577684 A JP26577684 A JP 26577684A JP 26577684 A JP26577684 A JP 26577684A JP S61144065 A JPS61144065 A JP S61144065A
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JP
Japan
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gate
electrode
thyristor
gate turn
layer
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JP26577684A
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Japanese (ja)
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Takashi Yotsudo
孝 四戸
Katsuhiko Takigami
滝上 克彦
Hiromichi Ohashi
弘通 大橋
Tsuneo Ogura
常雄 小倉
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

PURPOSE:To increase the substantial areas of a GTO section and a RCD section, and to obtain sufficient current capacity and low ON voltage by disposing a gate electrode etc. formed at sections except for an isolation region onto the isolation region. CONSTITUTION:When a gate electrode section extracting a gate lead is shaped into an isolation region, an insulating film 21 is formed so that a gate electrode in a section up to a section where the gate electrode 17 for a GTO section is brought into contact with a second base layer 13 from the end of a RCD section is not brought into contact with the second base layer 13 and an N<+> layer 20 because the section functions as the isolation region. An On gate electrode 22 is shaped onto the isolation region on an application for an amplifying gate type reverse conduction GTO. That is, the insulating film 21 is formed onto the second base layer 13 in the isolation region and the N<+> layer 20, and the ON gate electrode 22 is shaped onto the insulating film and the gate lead is extracted. A second emitter layer 24 in an auxiliary GTO is formed to the GTO section adjacent to the ON gate electrode 22, and an electrode 23 connecting the second base layer 13 and the second emitter layer 24 in the auxiliary GTO is shaped onto the layer 34.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ゲートターンオフサイリスタ(GTO)と逆
導通ダイオード(RCD>を同一半導体ウェハに一体形
成してなる逆導通GTOの電極構造に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an electrode structure of a reverse conduction GTO in which a gate turn-off thyristor (GTO) and a reverse conduction diode (RCD) are integrally formed on the same semiconductor wafer.

〔発明の技術的背景とその問題点〕 逆導通GTO装置は、GTOとこれに流れる電流と逆向
きの電流を流すRCDを一体形成したもので、その−例
は、第12図に示すようなものである。GTO部aは、
p+型の第1工、ミッタ層11、n型の第1ベース層1
2、p型の第2ベース8113、n+型の第2エミツタ
@14(7)4層構造からなる。第2エミッタ層14は
複数に分割されている。RCD部すは、GTOISaの
第2ベース層13と共通のp型層からなるアノード層1
3−1第1ベ一ス層12と共通のn型層12′、n1型
力ソード層15により構成される。18は第1エミッタ
層11とn9型力ソード層15に共通に設けられたアノ
ード電極、16は分割された各第2エミッタ層14に設
けられたカソード電極、17はゲート電極であり、19
はRODのアノード電極である。7ノード電極19とカ
ソード電極16とは電気的に接続され、等電位におかれ
ている。
[Technical background of the invention and its problems] A reverse conduction GTO device is one in which a GTO and an RCD that conducts a current in the opposite direction to the current flowing therein are integrally formed, and an example thereof is as shown in FIG. It is something. GTO Department a is
p+ type first layer, transmitter layer 11, n type first base layer 1
2. Consists of a four-layer structure including a p-type second base 8113 and an n+-type second emitter @14 (7). The second emitter layer 14 is divided into a plurality of parts. The RCD part includes an anode layer 1 made of a p-type layer common to the second base layer 13 of GTOISa.
3-1 Consists of an n-type layer 12' common to the first base layer 12 and an n1-type power source layer 15. 18 is an anode electrode provided in common to the first emitter layer 11 and the N9 type power source layer 15; 16 is a cathode electrode provided to each divided second emitter layer 14; 17 is a gate electrode;
is the anode electrode of ROD. The seven-node electrode 19 and the cathode electrode 16 are electrically connected and placed at equal potential.

GTO部aとRCDfiSbの間には隔離領域Cがあり
、ここに第2ベース層13と7ノ一ド層13′を実質的
に分離するためのn+層20が形成されている。即ちこ
のn+層20によって、GToのゲート電極17とカソ
ード電極16の間に負バイアスを印加する場合に、これ
がRCDのアノード層13−を介して短絡しないように
なっている。
There is an isolation region C between the GTO section a and the RCDfiSb, in which an n+ layer 20 is formed to substantially isolate the second base layer 13 and the seven-node layer 13'. That is, this n+ layer 20 prevents short-circuiting via the anode layer 13- of the RCD when applying a negative bias between the gate electrode 17 and the cathode electrode 16 of the GTo.

第13図は、RCDに順方向電流Inが流れた後GTO
に正電圧■^が印加された時の電圧、電流波形である。
Figure 13 shows that after the forward current In flows through the RCD, the GTO
These are the voltage and current waveforms when a positive voltage ■^ is applied to.

GTOがオフ状態で図示のようなダイオード電流IDが
流れた場合、時刻t1以後は再びGTOに正電圧が印加
されて実線で示すように電圧■^が回復して、引続きG
TOがオフ状態を保つことが要求される。ところが、R
ODのダイオード電lipの減少率が大きい破線のよう
な場合、時刻t1以後、GTOは阻止能力を失い、誤点
孤してしまうことがあった。これはRODの過剰キャリ
アがGTOのトリガ電流として働くためである。
If the diode current ID flows as shown in the figure while the GTO is off, after time t1, a positive voltage is applied to the GTO again and the voltage ^ recovers as shown by the solid line, and the GTO continues to flow.
It is required that the TO remains off. However, R
In the case shown by the broken line where the rate of decrease in the diode voltage lip of the OD is large, the GTO loses its blocking ability after time t1, resulting in erroneous firing. This is because excess carriers in the ROD act as a trigger current for the GTO.

即ち、ダイオード電流lDが流れている期間は、正孔は
RCDのアノード層13−からカソード層15へ、電子
はカソード層15からアノード層13′へそれぞれ流れ
る。そして第13図の時刻t1になると、GTOの7ノ
ード・カソード間電圧は時刻t1以前とは逆になり、ア
ノードが正、カソードが負になる。このとき、RCDI
Sbに存在する過剰電子はRCDのカソード層15から
、過剰正孔は7ノ一ド層13′からそれぞれ排出される
。しかし、隔離領域Cに形成されたn+層20付近およ
びGTO部aまではみ出した過剰キャリアはRCD部す
まで戻らず、過剰電子は第1エミッタ層11を通過して
7ノード電極18から抜は出し、それに見合った正孔の
注入を促し、過剰正孔は第2ベース層13を通過して隔
離領域Cに近いゲート電極17を通り、通常GTOのd
v/dt耐量の向上と順方向耐圧を高めるために素子外
部でゲート・カソード間に接続される抵抗Raに(図示
せず)を通りカソード電極16へと排出される。結局、
RGKにはGTOの電圧回復に伴う変位電流と過剰正孔
の排出による電流が重畳されて流れる。このRGKを通
って流れる電流による電圧降下がWi2ベース層1層上
32エミッタ層14かうなる接合のビルトインポテンシ
ャルに相当する最少ゲートトリガ電圧を超えると、正孔
は第2ベース層13から第2エミツタ114を通ってカ
ソード電極16へ抜は出るようになり、それに見合った
電子が第2エミッタ層14から第2ベース層13に注入
されるようになる。このような動作によりGTOが誤点
孤する。この誤点孤は、ダイオード電流IDの減少率d
ln/dtが大きくなる程、RCDISbと隔離領域C
に残留する過剰キャリア、特に電子にくらべて移動度の
小さい正孔の残留量が増加する為に生じ易くなる。
That is, during the period when the diode current 1D is flowing, holes flow from the anode layer 13- of the RCD to the cathode layer 15, and electrons flow from the cathode layer 15 to the anode layer 13'. Then, at time t1 in FIG. 13, the voltage between the seven nodes and the cathode of the GTO becomes opposite to that before time t1, with the anode becoming positive and the cathode becoming negative. At this time, RCDI
Excess electrons existing in Sb are discharged from the cathode layer 15 of the RCD, and excess holes are discharged from the seven-node layer 13'. However, the excess carriers that have protruded to the vicinity of the n+ layer 20 formed in the isolation region C and to the GTO section a do not return to the RCD section, and the excess electrons pass through the first emitter layer 11 and are extracted from the 7-node electrode 18. , the excess holes pass through the second base layer 13, pass through the gate electrode 17 near the isolation region C, and are normally injected into the GTO d.
In order to improve the v/dt withstand capability and the forward breakdown voltage, it is discharged to the cathode electrode 16 through a resistor Ra (not shown) connected between the gate and cathode outside the device. in the end,
A displacement current accompanying voltage recovery of the GTO and a current due to discharge of excess holes flow in RGK in a superimposed manner. When the voltage drop due to the current flowing through this RGK exceeds the minimum gate trigger voltage corresponding to the built-in potential of the junction between the Wi2 base layer 1 layer and the 32 emitter layer 14, the holes are transferred from the second base layer 13 to the second emitter layer 14. 114 to the cathode electrode 16, and corresponding electrons are injected from the second emitter layer 14 into the second base layer 13. Such an operation causes the GTO to fire incorrectly. This erroneous firing is caused by the rate of decrease d of the diode current ID.
As ln/dt increases, RCDISb and isolation area C
This is likely to occur due to an increase in the amount of excess carriers remaining, especially holes, which have a lower mobility than electrons.

このような問題を回避するため、隔離領域Cの幅を広く
取り、RCDISbの過剰キャリアの影響がGTOIS
aに及ばないようにすることが一般に行なわれている。
In order to avoid such problems, the width of isolation region C is made wide so that the influence of excess carriers of RCDISb is reduced to GTOIS.
Generally, it is done to avoid reaching a.

しかし隔離領域Cは完全にデッドスペースとなるので隔
離流域Cの幅を大きくとると070部とROD出の実質
面積が小さくなり、充分な電流容量が取れない、オン電
圧が大きい等の問題を生じていた。
However, since the isolation region C becomes a completely dead space, if the width of the isolation region C is made large, the actual area of the 070 section and the ROD output will become smaller, leading to problems such as not being able to obtain sufficient current capacity and having a large on-voltage. was.

〔発明の目的〕[Purpose of the invention]

本発明は上記の点に鑑み、隔離領域を有効に利用するこ
とによって070部とRCD部の実質面積を大きくし、
十分な電流容量と低いオン電圧を実現した逆導通GTO
を提供することを目的とする。
In view of the above points, the present invention increases the actual area of the 070 part and the RCD part by effectively utilizing the isolation area,
Reverse conducting GTO with sufficient current capacity and low on-voltage
The purpose is to provide

〔発明の概要〕[Summary of the invention]

本発明は、従来隔離領域以外の部分に形成されていたゲ
ート電極等を、隔離領域上に配設することにより、07
0部とRCD部の実質面積を大きくすることを特徴とす
る。
In the present invention, gate electrodes, etc., which were conventionally formed in parts other than the isolation region, are disposed on the isolation region.
It is characterized by increasing the actual area of the 0 part and the RCD part.

(発明の効果) GTOの場合はターンオフのバランスを良くしピークタ
ーンオフ電流の増加を図るために、ゲート電極の抵抗を
小さくしてゲート電流を効率良く引出すことが不可欠で
あり、°その結果、070部の面積のうち7ノード電流
の通路となるカソード部分の面積はわずか25〜35%
にとどまっている。従って、070部の面積の60〜7
0%を占めるゲート電極部分、その中でも特に広い面積
を必要とするゲートリードや圧接型ゲートが接触する部
分を、隔離領域に設けることにより従来ゲート電極とし
て用いた部分をカソード部分として使用できることにな
る。この結果GTOの電流容量増加、オン電圧低下が実
現できる。これを直径60xxφの100OA級道導通
GTOの場合について計算してみると、カソード面積は
従来より20%も増加するので、本発明を用いれば、同
じペレットサイズで120OA級道導通GTOが製作可
能となる。
(Effect of the invention) In the case of GTO, in order to improve the turn-off balance and increase the peak turn-off current, it is essential to reduce the resistance of the gate electrode and draw out the gate current efficiently. The cathode area, which is the path for the 7-node current, accounts for only 25 to 35% of the area of the
remains. Therefore, 60 to 7 of the area of 070 parts
By providing the gate electrode portion, which occupies 0% of the gate electrode area, and the portion that contacts the gate lead and press-contact type gate, which require a particularly large area, in the isolated region, the portion conventionally used as the gate electrode can be used as the cathode portion. . As a result, it is possible to increase the current capacity of the GTO and reduce the on-state voltage. Calculating this for a 100OA class conductor GTO with a diameter of 60xxφ, the cathode area increases by 20% compared to the conventional one, so if the present invention is used, a 120OA class conductor GTO can be manufactured with the same pellet size. Become.

また本発明によれば、比較的大きな面積を要する隔離領
域上にゲート電極等を設けるため、外部からのゲートリ
ード線とのコンタクトを従来型のGTOより著しく大き
なスペースにすることができる。そのため、外囲器の中
に本発明のGTOを収納する際、ゲートリードのコンタ
クト部の面積が大きくなるので、カソード側電極の設計
に余裕ができるという利点があり、ざらに組立ても容易
になるという利点が得られる。
Further, according to the present invention, since the gate electrode and the like are provided on the isolation region which requires a relatively large area, the contact with the gate lead line from the outside can be made in a significantly larger space than in the conventional GTO. Therefore, when the GTO of the present invention is housed in the envelope, the area of the contact part of the gate lead becomes larger, which has the advantage of allowing more leeway in the design of the cathode side electrode, making it easier to assemble it roughly. This is an advantage.

〔発明の実施例〕[Embodiments of the invention]

以下実施例により本発明の詳細な説明する。なお各実施
例において、第12図と対応する部分にはこれと同一符
号を付して詳細な説明は省く。
The present invention will be explained in detail below with reference to Examples. In each embodiment, parts corresponding to those in FIG. 12 are denoted by the same reference numerals, and detailed description thereof will be omitted.

11図は、隔離領域にゲートリードを取り出すゲート電
極部分を設けた場合の実施例である。RCD部の端から
070部のゲート電極17が第2ベース層13に接触し
ている場所までの藺が隔離領域となるから、この部分の
ゲート電極が第2ベース層13およびn+層20に接触
しないように絶縁1121を形成している。
FIG. 11 shows an embodiment in which a gate electrode portion from which a gate lead is taken out is provided in the isolation region. The area from the end of the RCD part to the place where the gate electrode 17 in the 070 part contacts the second base layer 13 becomes an isolation region, so the gate electrode in this part contacts the second base layer 13 and the n+ layer 20. The insulation 1121 is formed to prevent this from occurring.

第2図は、増幅ゲート型逆導通GTOに適用した実施例
で、オンゲート電極22を隔離領域上に設けている。す
なわち隔離領域内の第2ベース層13およびn+層20
上には絶縁膜21を形成し、その上にオンゲート電極2
2を設はゲートリードを取り出している。オンゲート電
極22に隣接した070部には補助GTOの第2エミッ
タ層24を形成し、その上には第2ベース層13と補助
GTOの第2エミッタ層24とを接続する電極23を設
けている。この電極は、ゲート電極17と電気的に接続
されるのが好ましいが分離されていても構わない。この
実施例ではオフゲートはゲート電極17かち直接取り出
されているが、これをモノリシックに形成したダイオー
ド(後述)上に形成した電極から取り出しても構わない
FIG. 2 shows an embodiment applied to an amplified gate type reverse conduction GTO, in which an on-gate electrode 22 is provided on an isolated region. i.e. the second base layer 13 and the n+ layer 20 in the isolation region.
An insulating film 21 is formed on top, and an on-gate electrode 2 is formed on it.
For setting 2, the gate lead is taken out. A second emitter layer 24 of the auxiliary GTO is formed in the 070 portion adjacent to the on-gate electrode 22, and an electrode 23 connecting the second base layer 13 and the second emitter layer 24 of the auxiliary GTO is provided on the second emitter layer 24. . This electrode is preferably electrically connected to the gate electrode 17, but may be separated. In this embodiment, the off-gate is taken out directly from the gate electrode 17, but it may be taken out from an electrode formed on a monolithically formed diode (described later).

第3図は、増幅ゲート型逆導通GTOに適用した他の実
施例で、オフゲート電極17を隔離領域上に設けている
。このオフゲート電極17は各GTOエレメントを取り
囲むゲート電極そのものである。層幅ゲート部分は、0
70部の他のf!4域に第2エミッタ層24と補助ゲー
ト電極23を形成して構成されている。
FIG. 3 shows another embodiment applied to an amplified gate type reverse conduction GTO, in which an off-gate electrode 17 is provided on an isolated region. This off-gate electrode 17 is the gate electrode itself surrounding each GTO element. The layer width gate part is 0
70 copies of other f! The second emitter layer 24 and the auxiliary gate electrode 23 are formed in four regions.

第4図は、増幅ゲート型逆導通GTOに適用した他の実
施例で、モノリシックに形成した補助ダイオードのカソ
ード電極25を隔離領域上に設けている。増幅ゲート型
GTOでは、補助GTOを確実にターンオフさせるため
に主GTOのゲート電極(オフゲート)17と補助GT
Oのゲート電極(オンゲート)22との間に補助ダイオ
ードを接続することが一般的であるが、本実施例は、こ
の補助ダイオードを第2ベース層13に、カソード層2
6となる00層を形成し、モノリシックに実現している
。カソード層26に接続されるオフゲート電極25は、
オンゲート電極22と電気的に接続され、外部には1個
のゲート端子として出している。モノリックに形成した
補助ダイオード部分は、奇生サイリスタ動作を防止する
ためにアノード側にn+層27を形成し、更に寄生トラ
ンジスタ動作を防止するためにこの部分には選択的にラ
イフタイムキラーを強くドープしている。逆導通GTO
においては、RCD部の過剰キャリアが070部まで到
達する前に再結合で消滅するように、隔離領域だけ選択
的にライフタイムキラーを強くドープすることが有効で
あるが、この場合、隔離領域に隣接した場所にモノリシ
ックに形成した補助ダイオード部を置くことによって一
度にドープができるという利点がある。
FIG. 4 shows another embodiment applied to an amplified gate type reverse conduction GTO, in which a cathode electrode 25 of a monolithically formed auxiliary diode is provided on an isolation region. In an amplified gate type GTO, in order to turn off the auxiliary GTO reliably, the gate electrode (off gate) 17 of the main GTO and the auxiliary GT
Generally, an auxiliary diode is connected between the gate electrode (on-gate) 22 of O and the cathode layer 2.
6, 00 layers are formed and realized monolithically. The off-gate electrode 25 connected to the cathode layer 26 is
It is electrically connected to the on-gate electrode 22 and exposed to the outside as one gate terminal. In the monolithically formed auxiliary diode part, an n+ layer 27 is formed on the anode side to prevent parasitic thyristor operation, and this part is selectively heavily doped with a lifetime killer to prevent parasitic transistor operation. are doing. Reverse conduction GTO
In this case, it is effective to strongly dope only the isolated region with a lifetime killer so that the excess carriers in the RCD part are recombined and disappear before reaching the 070 part. There is an advantage that doping can be done all at once by placing monolithically formed auxiliary diode sections adjacent to each other.

第5図は、増幅ゲート型逆導通GTOに適用した他の実
施例で、モノリシックに形成した補助ダイオードのカソ
ード電極25をオンゲート電極と一体化して隔離領域上
に設けている。この場合、補助GTO上に設けられた電
極23と、モノリシックに形成した補助ダイオードのカ
ソード電極25とは二層配線により(あるいは平面的な
分離により)、電気的に分離されているものとする。ま
た、補助GTO上に設けられた電極23は増幅効果を上
げるためゲートN極17と電気的に接続されている。
FIG. 5 shows another embodiment applied to an amplified gate type reverse conduction GTO, in which the cathode electrode 25 of a monolithically formed auxiliary diode is integrated with the on-gate electrode and provided on the isolation region. In this case, it is assumed that the electrode 23 provided on the auxiliary GTO and the cathode electrode 25 of the monolithically formed auxiliary diode are electrically separated by a two-layer wiring (or by planar separation). Further, the electrode 23 provided on the auxiliary GTO is electrically connected to the gate N-pole 17 in order to increase the amplification effect.

尚、これまで述べた実施例において、070部とRCD
部は平面的にはどのような位置関係にあってもよく、各
々“の構造はアノードショートなど他の構造であっても
構わないし、増幅ゲート構造を構成する各要素は種々変
形しても構わない。また隔離領域内に形成したn+層2
0は、これに限らず溝、誘電体等で置きかえても構わな
いし、GToの第2ベース層13とRCDのアノード層
13′が選択拡散等により完全に分離していても構わな
い。また図では隔離領域上に設けた電極からゲートリー
ドを取り出しているが、必ずしもこの部分から取り出さ
なくてもよいし、取り出し方も圧接型等、他の方法を用
いてもよい。
In addition, in the embodiments described so far, 070 copies and RCD
The parts may be in any positional relationship in a plane, the structure of each may be another structure such as an anode short, and each element constituting the amplification gate structure may be modified in various ways. Also, the n+ layer 2 formed in the isolation region
0 may be replaced with a groove, a dielectric material, etc., or the second base layer 13 of the GTo and the anode layer 13' of the RCD may be completely separated by selective diffusion or the like. Further, in the figure, the gate lead is taken out from the electrode provided on the isolation region, but it does not necessarily have to be taken out from this part, and other methods such as pressure contact type etc. may be used for taking out the gate lead.

第6図は、RCD部からはみ出した過剰正孔をバイパス
するためダイオード29を設けた場合の実施例である。
FIG. 6 shows an embodiment in which a diode 29 is provided to bypass excess holes protruding from the RCD section.

この場合、ダイオード29のアノード端子へリードを接
続するための電極28を隔離領域上に設けている。この
電極28は070部のゲート層(第2ベース層13)に
低抵抗接触する。ゲート電極17とは分離した電極であ
る。この実施例によれば、ダイオード29へ接続するた
めのリード線を隔離領域から取り出すことができるので
、GTOと部とR,CD部の実質面積を大きくすること
ができる。
In this case, an electrode 28 is provided on the isolated area for connecting a lead to the anode terminal of the diode 29. This electrode 28 makes low resistance contact with the gate layer (second base layer 13) at 070 portion. The gate electrode 17 is a separate electrode. According to this embodiment, the lead wire for connecting to the diode 29 can be taken out from the isolated area, so that the actual area of the GTO section and the R and CD sections can be increased.

第7図は、第6図と同様の趣旨のバイパス用ダイオード
をモノリシックに形成した場合の実施例である。過剰正
孔を効率良く引き出すために、第2ベース層13との間
にショットキーダイオードを構成する電極30を形成し
ている。この電極30もゲート電極17とは分離されて
いる。このショットキー電極30とカソード電極16と
の接続は、ボンディングでもよいし、へ2電極による接
続であってもかまわない。
FIG. 7 shows an embodiment in which a bypass diode similar to that in FIG. 6 is monolithically formed. In order to efficiently extract excess holes, an electrode 30 forming a Schottky diode is formed between the second base layer 13 and the second base layer 13 . This electrode 30 is also separated from the gate electrode 17. The Schottky electrode 30 and the cathode electrode 16 may be connected by bonding or by a two-electrode connection.

第8図は、ゲートターンオフサイリスタのゲ−上電極1
7とカソード電極16の間をショートするためのMOS
FETを一体化した場合の実施例である。隔離領域内に
p−型層31を形成し、このp−型層31内にソース、
ドレインとなるn型層32.33が形成され、このn型
層32.33間にゲート絶縁膜34を介してゲート電極
35が形成されている。n型層32にはゲート電極17
が接続され、n型層33にはカソード電極16と共通接
続されるRCD部のアノード電極19が接続されている
。この実施例によれば、面積の増加を伴うことなくMO
SFETでターンオフすることのできる逆導通GTOが
得られる。
Figure 8 shows the gate upper electrode 1 of the gate turn-off thyristor.
MOS for shorting between 7 and cathode electrode 16
This is an example in which FETs are integrated. A p-type layer 31 is formed in the isolation region, and a source,
N-type layers 32 and 33 serving as a drain are formed, and a gate electrode 35 is formed between these n-type layers 32 and 33 with a gate insulating film 34 interposed therebetween. A gate electrode 17 is provided on the n-type layer 32.
is connected to the n-type layer 33, and an anode electrode 19 of the RCD section that is commonly connected to the cathode electrode 16 is connected. According to this embodiment, MO can be achieved without increasing the area.
A reverse conducting GTO is obtained which can be turned off with an SFET.

第9図は、ゲートターンオフサイリスタに直列に接続さ
れるエミッタオープン用MO8FETを一体化した場合
の実施例である。MOSFETの構造は先の実施例と同
様である。ツェナーダイオード36はMOSFETのソ
ース・ドレイン間電圧を抑えるためのものである。この
実施例によっても先の実施例と同様に、面積増加を伴う
ことなくMOSFETを一体化することができる。
FIG. 9 shows an embodiment in which an emitter open MO8FET connected in series to a gate turn-off thyristor is integrated. The structure of the MOSFET is similar to the previous embodiment. The Zener diode 36 is for suppressing the source-drain voltage of the MOSFET. In this embodiment, as in the previous embodiment, MOSFETs can be integrated without increasing the area.

第10図は、更にGTOの有効面積を増加させるために
エミッタパターンを工夫した場合の実施例である。この
パターンを使えば従来の放射状パターンに比べGTOの
有効面積が10%はど増加するので、本発明による20
%の有効面積増加とあわせ、30%もの増加を達成する
ことができる。
FIG. 10 shows an example in which the emitter pattern is devised to further increase the effective area of the GTO. If this pattern is used, the effective area of the GTO increases by 10% compared to the conventional radial pattern.
% effective area increase, an increase of as much as 30% can be achieved.

第11図は、RCD部を複数個に分割して、その間から
ゲートリードを取り出した場合の実施例である。この方
法を使うと、圧接ボストの形状を変更することなく容易
にゲート端子を取り出すことができる。
FIG. 11 shows an embodiment in which the RCD section is divided into a plurality of parts and gate leads are taken out from between them. Using this method, the gate terminal can be easily taken out without changing the shape of the pressure welding boss.

本発明は、逆導通GTOの隔離領域上を有効に利用する
ことを主眼としているから、以上の実施例に限らず、さ
らに他の電極を形成してもよいし、他の素子を集積化す
る際にこのスペースを利用しても構わない。
Since the main purpose of the present invention is to effectively utilize the isolated area of the reverse conduction GTO, the present invention is not limited to the above embodiments, and other electrodes may be formed, and other elements may be integrated. You may use this space at any time.

【図面の簡単な説明】[Brief explanation of drawings]

第1図〜第11図は本発明の各実施例の逆導通GTOの
構造を示す図、第12図は従来の逆導通GTOの構造を
示す図、第13図は逆導通GTOの動作を説明するため
の図である。 11・・・第1エミッタ層、12・・・第1ベース層、
13・・・第2ベース層、14・・・第2エミッタ層、
15・・・RCDカソード層、16・・・カソード電極
、17・・・ゲート電極、18・・・アノード電極、1
9・・・RCDアノード電極、2o・・・n+層、21
・・・絶縁膜、22・・・オンゲート電極、23・・・
補助GTOカソード電極、24・・・補助GTO第2エ
ミッタ層、25・・・補助ダイオードカソード電極、2
6・・・補助ダイオードカソード層、27・・・補助ダ
イオードの寄生サイリスタ動作を防止する為のn“層、
28・・・バイパス用ダイオード接続電極、29・・・
バイパス用ダイオード、30・・・ショットキー電極、
31・・・p−型層、32.33・・・n型層、34・
・・ゲート絶縁膜、35・・・ゲート電極、36・・・
ツェナーダイオード。 出願人代理人 弁理士 鈴江武彦 第3図 第4図 15図 第6図 (A) 第8図 く           + 〉         9
Figures 1 to 11 are diagrams showing the structure of a reverse conduction GTO according to each embodiment of the present invention, Figure 12 is a diagram showing the structure of a conventional reverse conduction GTO, and Figure 13 is an explanation of the operation of the reverse conduction GTO. This is a diagram for 11... First emitter layer, 12... First base layer,
13... Second base layer, 14... Second emitter layer,
15... RCD cathode layer, 16... Cathode electrode, 17... Gate electrode, 18... Anode electrode, 1
9...RCD anode electrode, 2o...n+ layer, 21
...Insulating film, 22...On-gate electrode, 23...
Auxiliary GTO cathode electrode, 24... Auxiliary GTO second emitter layer, 25... Auxiliary diode cathode electrode, 2
6... Auxiliary diode cathode layer, 27... N'' layer for preventing parasitic thyristor operation of the auxiliary diode,
28... Diode connection electrode for bypass, 29...
Bypass diode, 30... Schottky electrode,
31...p-type layer, 32.33...n-type layer, 34.
...Gate insulating film, 35...Gate electrode, 36...
Zener diode. Applicant's representative Patent attorney Takehiko Suzue Figure 3 Figure 4 Figure 15 Figure 6 (A) Figure 8 + 〉 9

Claims (9)

【特許請求の範囲】[Claims] (1)ゲートターンオフサイリスタと逆導通ダイオード
を同一半導体ウェハに一体形成してなる逆導通ゲートタ
ーンオフサイリスタにおいて、ゲートターンオフサイリ
スタと逆導通ダイオードにはさまれる隔離領域上にゲー
トターンオフサイリスタのカソード電極あるいは逆導通
ダイオードのアノード電極以外の電極を配設したことを
特徴とする逆導通ゲートターンオフサイリスタ。
(1) In a reverse conduction gate turn-off thyristor in which a gate turn-off thyristor and a reverse conduction diode are integrally formed on the same semiconductor wafer, the cathode electrode of the gate turn-off thyristor or the reverse conduction A reverse conduction gate turn-off thyristor characterized by having an electrode other than the anode electrode of a conduction diode.
(2)前記隔離領域上の電極はゲートターンオフサイリ
スタのゲート電極である特許請求の範囲第1項記載の逆
導通ゲートターンオフサイリスタ。
(2) The reverse conducting gate turn-off thyristor according to claim 1, wherein the electrode on the isolation region is a gate electrode of the gate turn-off thyristor.
(3)前記ゲートターンオフサイリスタは増幅ゲート型
であり、前記隔離領域上の電極はオンゲート電極である
特許請求の範囲第1項記載の逆導通ゲートターンオフサ
イリスタ。
(3) The reverse conducting gate turn-off thyristor according to claim 1, wherein the gate turn-off thyristor is of an amplification gate type, and the electrode on the isolation region is an on-gate electrode.
(4)前記ゲートターンオフサイリスタは増幅ゲート型
であり、前記隔離領域上の電極はオフゲート電極である
特許請求の範囲第1項記載の逆導通ゲートターンオフサ
イリスタ。
(4) The reverse conducting gate turn-off thyristor according to claim 1, wherein the gate turn-off thyristor is of an amplification gate type, and the electrode on the isolation region is an off-gate electrode.
(5)前記ゲートターンオフサイリスタは増幅ゲート型
であり、かつ主ゲートターンオフサイリスタと補助ゲー
トターンオフサイリスタのゲート電極間に接続される補
助ダイオードがモノリシックに形成されており、前記隔
離領域上の電極は前記補助ダイオードのカソード電極で
ある特許請求の範囲第1項記載の逆導通ゲートターンオ
フサイリスタ。
(5) The gate turn-off thyristor is of an amplification gate type, and an auxiliary diode connected between the gate electrodes of the main gate turn-off thyristor and the auxiliary gate turn-off thyristor is monolithically formed, and the electrode on the isolation region is connected to the gate electrode of the main gate turn-off thyristor. The reverse conducting gate turn-off thyristor according to claim 1, which is a cathode electrode of an auxiliary diode.
(6)前記隔離領域上の電極は、ゲートターンオフサイ
リスタのゲート層に低抵抗接触する、ゲート電極とは分
離した電極であり、この電極と前記ゲートターンオフサ
イリスタのカソード電極との間にバイパス用ダイオード
を接続することを特徴とする特許請求の範囲第1項記載
の逆導通ゲートターンオフサイリスタ。
(6) The electrode on the isolation region is an electrode separate from the gate electrode that makes low resistance contact with the gate layer of the gate turn-off thyristor, and a bypass diode is connected between this electrode and the cathode electrode of the gate turn-off thyristor. The reverse conduction gate turn-off thyristor according to claim 1, characterized in that the reverse conduction gate turn-off thyristor is connected to
(7)前記隔離領域上の電極は、ゲートターンオフサイ
リスタのゲート層との間でショットキーダイオードを構
成する、ゲート電極とは分離した電極とし、この電極と
前記ゲートターンオフサイリスタのカソード電極との間
を接続することを特徴とする特許請求の範囲第1項記載
の逆導通ゲートターンオフサイリスタ。
(7) The electrode on the isolation region is an electrode separate from the gate electrode that forms a Schottky diode with the gate layer of the gate turn-off thyristor, and between this electrode and the cathode electrode of the gate turn-off thyristor. The reverse conduction gate turn-off thyristor according to claim 1, characterized in that the reverse conduction gate turn-off thyristor is connected to
(8)前記隔離領域上の電極は、この隔離領域内に設け
られたMOS構造素子のゲート電極である特許請求の範
囲第1項記載の逆導通ゲートターンオフサイリスタ。
(8) The reverse conducting gate turn-off thyristor according to claim 1, wherein the electrode on the isolation region is a gate electrode of a MOS structure element provided within the isolation region.
(9)前記ゲートターンオフサイリスタ部は複数個のセ
グメントが並列に配列されている特許請求の範囲第1項
記載の逆導通ゲートターンオフサイリスタ。
(9) The reverse conducting gate turn-off thyristor according to claim 1, wherein the gate turn-off thyristor section has a plurality of segments arranged in parallel.
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