JPS61129625A - System for controlling semicontrast image display liquid crystal display - Google Patents
System for controlling semicontrast image display liquid crystal displayInfo
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- JPS61129625A JPS61129625A JP18315285A JP18315285A JPS61129625A JP S61129625 A JPS61129625 A JP S61129625A JP 18315285 A JP18315285 A JP 18315285A JP 18315285 A JP18315285 A JP 18315285A JP S61129625 A JPS61129625 A JP S61129625A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は小型のポータプルコンビ為−夕に関し、特に
、このようなコンビエータに使用する表示装置および表
示制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a small portable combiator, and particularly to a display device and a display control device used in such a combiator.
近年、小形コンビエータおよびパーソナルコンビエータ
の普及はめざましい4のがある。わずか10年前のコン
ビエータに比べて、7クーソナルコンビ為−夕は、数分
の1のサイズで非常に大きな処理能力を有してきた。In recent years, the spread of small comviators and personal comviators has been remarkable. Compared to the combiators of just ten years ago, the seven-part combiator has had much more processing power at a fraction of the size.
糧々のメーカから提供されている今日のノクーソナルコ
ンピ纂−夕の多くは、LSI又は’/L’8 Iを用い
た1つ以上の集積回路チップとして作られた同一もしく
は同様の中央処理装置(CPU)を採用している。Many of today's novel computer assemblies offered by leading manufacturers are based on the same or similar central processors fabricated as one or more integrated circuit chips using LSI or '/L'8 I. The device (CPU) is adopted.
これはCPUはある面でこの産業に対する現在の基準に
なっている。従って、各CPUに対して1つ以上の高度
なオペレーティングシステムが開発され、パーソナルコ
ンビエータのユーザに商業的に利用可能である。従って
標準のCPUとオペレーティングシステムを一諸に使用
した場合、大部分のパーソナルコンビエータの使用者に
は十分な処理スピードと柔軟性が得られる。This makes the CPU, in some respects, the current standard for this industry. Accordingly, one or more advanced operating systems have been developed for each CPU and are commercially available to users of personal combiators. Therefore, a standard CPU and operating system combination provides sufficient processing speed and flexibility for most personal combiator users.
CPt7およびオペレーティングシステムの標準化によ
υ、パーソナルコンビ為−夕の製造者は、コンビ為−夕
の他の特徴に注目し、入手可能なコンビ為−タ間で差を
持たせ、市場占有率を高めることができるようになって
きている。製造業者達は特殊データ入力/編集装置、周
辺装置、カラーグラフィック機能および高度のアプリケ
ーションソフトウェアプログラムを開発してきた。With the standardization of CPt7 and operating systems, manufacturers of personal computer devices are focusing on other characteristics of personal computer devices to differentiate them among the available computer devices and increase their market share. It is becoming possible to improve it. Manufacturers have developed specialized data entry/editing equipment, peripherals, color graphics capabilities, and advanced application software programs.
しかし、多少の例外を除けば、パーソナルコンビ二一夕
は、特殊なCRT表示装置にせよ、あるいは標準のテレ
ビジョン受像機に接続するにせよ、すべてCRT表示装
置を使用している。CR’rは分解能が良く、カラー表
示も可能であシ、さらに多くの文字をスクリーンに表示
できる。However, with a few exceptions, all personal computer computers use CRT displays, whether specialized CRT displays or connected to standard television sets. CR'r has good resolution, can display in color, and can display more characters on the screen.
しかじなか−ら、C’RT表示装置を使用した場合、パ
ーソナルコンビエータの下方向のサイズが制限され、大
部分のCR’l’は非常に大きいので、コンビエータお
よび表示装置のポータプル化の妨げとなっている。製造
業者の中には、液晶表示(LCD)装置を有した表示装
置を提供している者もある。LCDはCRTに比べて非
常に小形であり、それゆえパーソナルコンビエータのポ
ータプル性にを与する。However, when using a C'RT display device, the downward size of the personal combiator is limited, and most of the CR'l's are very large, which hinders portability of the combiator and display device. It becomes. Some manufacturers offer displays with liquid crystal display (LCD) devices. LCDs are much smaller than CRTs and therefore lend themselves to the portability of personal combinatorics.
しかしながら、LCD表示装置の使用にはいくつかの欠
点がある。1つは、L、CDスクリーン上に表示可能な
文字数はCR’I’表示装置に比べて非常に少い。又、
t、cD%llKおける文字セルは一般に正方形である
のに対し、CRTの文字セルは正方形又は幅方向又は高
さ方向に長い長方形である。又LCDはCRTのように
カラー表示ができない。CRT表示装置およびLCD装
置の動作特性の差は重要な問題を有している。例えば、
例え、C’RTを有したパーソナルコンビ為−タカLC
D ヲ有シタパーソナルコンビエータと同一に構成され
たとしても、すなわち、同一のCPU1同一のオペレー
ティングシステムおよび同一の周辺装置であったとして
も、LCDを有したパーソナルコンピュータは、プログ
ラムが表示装置を使用する場合、CRTを有し九パーソ
ナルコンピュータ用に書かれたプログラムを走らせるこ
とができない。これは重大な問題である。何故なら、ア
プリケージ目ンソフトウエアプログラムを修正するか、
別個にLCD装置を有したコンビエータ用にプログラム
を作らなければならないからである。従ってLCDを有
したコンビエータとCRTを有したコンビエータとの間
に互換性が無いため、LCDを有したコンビ為−夕の製
造業者にとっては市場戦略的に不利である。However, there are several drawbacks to using LCD displays. One is that the number of characters that can be displayed on the L,CD screen is very small compared to the CR'I' display device. or,
t, cD%llK character cells are generally square, whereas CRT character cells are square or rectangular long in the width direction or height direction. Also, LCDs cannot display colors like CRTs. The differences in the operating characteristics of CRT and LCD devices pose important problems. for example,
For example, for a personal combination with C'RT - Taka LC
D. Even if the personal computer has the same configuration as the personal combiator, i.e., the same CPU, the same operating system, and the same peripherals, the personal computer with an LCD will not allow programs to use the display device. If you have a CRT, you cannot run programs written for personal computers. This is a serious problem. This is because you need to modify the application software program or
This is because a program must be created for the comviator which has a separate LCD device. Therefore, there is no compatibility between comviators having an LCD and comviators having a CRT, which is disadvantageous in terms of market strategy for manufacturers of combiators having an LCD.
従って、従来は、C’RTを有したコンビエータ用に書
かれたアプリケーションソフトフェアプログラムを変更
することなく使用することのできるLCDを有した小型
で操作の簡単なポータプルコンビエータは無かった。Therefore, heretofore, there has been no small, easy-to-operate portable comviator with an LCD that allows application software programs written for comviators with C'RT to be used without modification.
この発明の目的は、小形で操作の簡単なポータプルコン
ビエータを提供することである。An object of the present invention is to provide a portable combiator that is small and easy to operate.
コノ発明の他の目的はポータプルコンビエータ用の小形
表示装置を提供することである。Another object of the invention is to provide a compact display device for a portable combinator.
この発明の他の目的はCRTを有したコンビエータ用に
作られ九ソフトクエアプログジムと互換性のある液晶表
示装置を有したポータプルコンピュータを提供すること
である。Another object of this invention is to provide a portable computer with a liquid crystal display made for comviators with CRTs and compatible with nine soft square programs.
この発明の他の目的は、標準のCRT表示装置と回し文
字数表示する液晶表示装置を有したポータプルコンビエ
ータを提供することである。Another object of the invention is to provide a portable combiator having a standard CRT display and a liquid crystal display for displaying the number of characters to be turned.
この発明の他の目的は半階調画像を表示するように液晶
表示装置を制御することである。Another object of the invention is to control a liquid crystal display device to display a half-tone image.
C発明の概要〕
この発明では、第1の制御回路が、スクリーンイメージ
RAMからの表示データを、表示データが同時に表示装
置の各セグメントに転送されるように多桁液晶表示装置
に転送する。第2制御回路はASCIIコードデータを
、フォントパターンRAMを用いてスクリーンイメージ
データに変換する。このシステムはCRT用に書かれ九
ソフトクエアプログラムの制御によシ動作し、カラー表
示のエミ為レージ1ンが可能である。C. SUMMARY OF THE INVENTION In the present invention, a first control circuit transfers display data from a screen image RAM to a multi-digit liquid crystal display such that the display data is simultaneously transferred to each segment of the display. The second control circuit converts the ASCII code data into screen image data using the font pattern RAM. This system was written for CRTs, operated under the control of a nine soft square program, and is capable of color display emitters.
第1(a)図は、この発明を利用したコンビ為−タの斜
視図である。このコンビ為−夕は本体部11と表示部1
3を有している。この表示部13は本体部11とちょう
つがいで取付けられ、閉じた状態すなわち折シたたんだ
状態が表示されている。コンピュータおよび表示装置の
小型化により、ポータプル性が計られている。FIG. 1(a) is a perspective view of a combinator using the present invention. For this combination, the main body part 11 and the display part 1
It has 3. This display section 13 is hingedly attached to the main body section 11, and displays a closed state, that is, a folded state. The miniaturization of computers and display devices has made them portable.
動作位置にある表示部13を有したコンビエータが第1
(b)図に示されている。LCD装置15は表示部13
内に含まれる。このLCD装置1t15は一般的なCR
Tと同じ文字数、例えば25ライン×80キャラクタ表
示するが、従来のコンビエータのCRT表示装置よシも
はるかに小さい。The combiator with the display section 13 in the operating position is the first
(b) As shown in the figure. The LCD device 15 is the display section 13
contained within. This LCD device 1t15 is a general CR
Although it displays the same number of characters as T, for example 25 lines x 80 characters, it is much smaller than the conventional combiator CRT display.
LCD表示装置15の下側前面部にキーボード17が設
けられている。この表示部13は閉じると、キーボード
17を覆う保護カバーとなる。A keyboard 17 is provided on the lower front side of the LCD display device 15. When the display section 13 is closed, it becomes a protective cover that covers the keyboard 17.
第1(C)図は動作位置にある表示部13を有したコン
ビエータの側面図である。支持部材19は、キーボード
17が最適動作が可能なように位置するように本体部1
1を支持する。2つのフロッピーディスクドライブ21
は本体部ll内に設けられ、コンビエータに対して互換
性のある格納能力を提供している。FIG. 1(C) is a side view of the combiator with the display section 13 in the operating position. The support member 19 is attached to the main body 1 so that the keyboard 17 is positioned for optimal operation.
I support 1. two floppy disk drives 21
is located within body portion 11 and provides compatible storage capabilities for the comviator.
i 2 (a)図はこの発明を具現化したコンビエータ
システムを示すブロック図である。このコンビエータシ
ステムはプロセッサ201を有し、このプロセッサ20
1はデータおよび制御信号の双方向転送のための内部バ
ス203に接続されている。このプロセッサ201とし
ては例えば米国イ蒼チル社のモデル8QC88マイクロ
プロセツサが挙げられる。このマイクロプロセッサはラ
ンダムアクセスメモリ(RAM)とリードオンリメモリ
(ROU)の両方を有し、これらのメモリはマイクロプ
ロセッサの動作時に筐用され、薩5DO8およびc p
73−86 オペレーティングシステムと共に使用す
ることもできる。i 2 (a) is a block diagram showing a combinator system embodying the present invention. This combiator system has a processor 201, and this processor 20
1 is connected to an internal bus 203 for bidirectional transfer of data and control signals. This processor 201 is, for example, a model 8QC88 microprocessor manufactured by Isochil Corporation in the United States. This microprocessor has both random access memory (RAM) and read-only memory (ROU), which are used during the operation of the microprocessor and are
73-86 Can also be used with operating systems.
このコンピュータシステムの周辺部にはキーボードおよ
びディスクストレージサブシステムが設けられ、これら
はそれぞれ別個に内部バスに接続されている。適切なデ
ィスクサブシステムは第1 (C)図に示すように1つ
以上の小型フロッピーディスクドライブ21を有してい
る。Peripherally, the computer system includes a keyboard and disk storage subsystem, each of which is separately connected to an internal bus. A suitable disk subsystem includes one or more small floppy disk drives 21 as shown in FIG. 1(C).
液晶表示装置(LCD)z 09は表示制御回路211
に接続されている。この表示制御回路211は表示すべ
きデータおよび制御信号をLCD2091C転送する。Liquid crystal display device (LCD) z 09 is a display control circuit 211
It is connected to the. This display control circuit 211 transfers data to be displayed and control signals to the LCD 2091C.
次にLCD z o ’yは表示フォーマットを識別す
る信号と共にステータス信号を表示制御回路211に送
る。Next, the LCD z o'y sends a status signal to the display control circuit 211 along with a signal identifying the display format.
表示制御回路211は内部バス203に接続され、双方
向の信号のやりとりが行われる。表示メモIJ 213
も又内部バス203および表示制御回路211に接続さ
れている。後述の説明で明らかな如く、LCD209に
表示されるデータは、表示制御回路2111Cよ)表示
メモリ213に対して格納および読出しが可能である。The display control circuit 211 is connected to the internal bus 203, and bidirectional signal exchange is performed. Display memo IJ 213
It is also connected to internal bus 203 and display control circuit 211 . As will be clear from the description below, data displayed on the LCD 209 can be stored in and read from the display memory 213 (by the display control circuit 2111C).
プロセッサ201は又内部バス203を介して直接デー
タを表示メそり213に転送できる。Processor 201 can also transfer data directly to display system 213 via internal bus 203.
第2(b)図は展示制御回路211および表示装置21
3のさらに詳細なブロック図である。ここに具現化され
るように、表示制御回路211は第1 LC’D制御回
路219を有している。この第1 LCD制御回路21
9は表示メモリ213からの表示データをLCD 2
o gに転送する。LCD209により発生されるステ
ータス信号はLCD209から第1 LCD制御回路2
19に転送される。FIG. 2(b) shows an exhibition control circuit 211 and a display device 21.
3 is a more detailed block diagram of FIG. As embodied here, the display control circuit 211 has a first LC'D control circuit 219. This first LCD control circuit 21
9 displays the display data from the display memory 213 on the LCD 2
Transfer to og. The status signal generated by the LCD 209 is transmitted from the LCD 209 to the first LCD control circuit 2.
Transferred to 19.
第2 LCD制御回路217は内部バス203と表示メ
モリ213との間に接続され、表示メモリ2°13にA
SCIIコード表示データを格納する際の制御と、AB
CI !ニー1表示データをLCD209に表示するの
に適したスクリーンイメージデータに変換する際の制御
を司る。The second LCD control circuit 217 is connected between the internal bus 203 and the display memory 213, and is connected to the display memory 2°13.
Control when storing SCII code display data and AB
CI! Controls the conversion of knee 1 display data into screen image data suitable for display on the LCD 209.
表示メモリ213は3つのセクションに分割されたRA
Mで構成される。すなわち、LCDKCD式れるデータ
を格納するASCIIコードRAM221と、ASCI
IコードRAM 221 icも格納されるデータの全
部又は一部であってLCD 209に表示するのに適し
たフォーマットで格納するスクリーンイメージRAM
223と、A3C0コードデータをスクリーンイメージ
データに変換する際に使用される変換データを格納する
7オントパタ一ンRAM 225である。The display memory 213 is divided into three sections.
Consists of M. In other words, the ASCII code RAM 221 stores the data displayed in the LCDKCD format, and the ASCII
I code RAM 221 IC is also a screen image RAM that stores all or part of the stored data in a format suitable for display on the LCD 209.
223, and a 7-onto-pattern RAM 225 that stores conversion data used when converting A3C0 code data into screen image data.
後述するように、第2 LCD制御回路217は多くの
内部レジスタを有しており、これらのレジスタはプロセ
ッサ201によりアクセス可能であり、LCD 209
を定義し、制御するのに使用される。これらのレジスタ
の1つが他のレジスタのロケーションを格納するメモリ
ロケーションに対するポインタとして使用されるインデ
ックスレジスタ(図示せず)である。このインデックス
レジスタはOUT命令を実行することによりプロセッサ
201によりロードされるレジスタである。他のレジス
タにロードするために、インデックスレジスタには初め
に、適切なレジスタアドレスがロードされ、データレジ
スタ(図示せず)には、選択された制御レジスタに格納
される情報がロードされ、OUT命令がプロセッサ20
1によシ実行される。As will be described later, the second LCD control circuit 217 has a number of internal registers, which are accessible by the processor 201 and which control the LCD 209.
used to define and control One of these registers is an index register (not shown) that is used as a pointer to a memory location that stores the location of other registers. This index register is a register loaded by processor 201 by executing an OUT instruction. To load other registers, the index register is first loaded with the appropriate register address, the data register (not shown) is loaded with the information to be stored in the selected control register, and the OUT instruction is processor 20
1 is executed.
以下の表はl、CD 209の異る動作モードを実行し
制御するための制御レジスタ群とこれらの制御レジスタ
に格納される値とを示す。The table below shows the control registers and the values stored in these control registers for implementing and controlling the different modes of operation of the CD 209.
レジスタ 1w 記 述Re 率
RI W 水平表示(文字)R2亭
R3亨
R4寧
R5寧
R6W 垂直表示(文字)R7亨
R8*
R9w 猷スキャンラインアドレス(スキャ
ンライン)RIOW ’i、:′″;4:’
EJJ’;キャ/ラインアドレスR11W
カーソルエンドスキャンラインアドレス(スキャンラ
イン)R12F、/v スタートアドレス(上位)R
13R/V スタートアドレス(下位)R14PA
W カーソノげドレス(上位)R15vW カ
ーソノげドレス(下位)R16*
R17本
R18W 動作モード
R19W スキャンインター々′ルセレクトR
20W 点滅インターバルセレクトR21W
アンダーライン位置(スキャンライン)R2
2W フォントセレクト
R23W バックグラウンド(R8)カラーテ
ーブルR24tll’ イメージメモリスター
トアドレス(高次)R25W イメージメモリ
スタートアドレス(低次)R28W ビデオ
RAI7アドレスマスクR27W テストモー
ド
R28W テストステータスlR29W
テストステータス2
R30W データループバック(高次)R31
W データループバック(低次)前記表中率は
現在使用されていないことを示す。Register 1w Description Re Rate RI W Horizontal display (characters) R2 亭R3 亨R4 NING R5 NING R6W Vertical display (characters) R7 │R8* R9w 猷 scan line address (scan line) RIOW 'i,:''';4: '
EJJ'; Carrier/line address R11W
Cursor end scan line address (scan line) R12F, /v Start address (upper) R
13R/V Start address (lower) R14PA
W Carson dress (upper) R15vW Carson dress (lower) R16* R17 R18W Operation mode R19W Scan interface select R
20W Flashing interval select R21W
Underline position (scan line) R2
2W Font select R23W Background (R8) color table R24tll' Image memory start address (higher order) R25W Image memory start address (lower order) R28W Video RAI7 address mask R27W Test mode R28W Test status lR29W
Test status 2 R30W data loopback (higher order) R31
W Data loopback (low order) The rate in the table above indicates that it is currently not used.
前記コントロールレジスタ内に格納され九信号値の機能
とその意味について次に説明する。The functions and meanings of the nine signal values stored in the control register will now be described.
R1:水平表示 ピッ)7−0:水平に表示される合計文字数。R1: Horizontal display 7-0: Total number of characters displayed horizontally.
範囲は2乃至0FFf(0格納された 値が実際のスクリーンサイズ(低 解像モードで40.高解像モード で80)に一致しない場合、エラ 一 〇 R6:垂直表示 ピッ)7−0:垂直に表示される合計文字数。The range is 2 to 0FFf (0 stored The value is the actual screen size (low 40 in resolution mode. High resolution mode 80), an error occurs. 10 R6: Vertical display 7-0: Total number of characters displayed vertically.
範囲は2乃至oFrao格納された
値が適切なスクリーンサイズ(
25行)に一致しない場合、エラ
ー 〇
R9:最大スキャンラインアドレス
ビット7−4 無視
ビット3−01文字のスキャンライン数よシも少いライ
ン数に対応した値を格納
する。範囲は0乃至Op’H0
RIO:カーソルスタートスキャンラインビット6−5
表示カーソルのイネーブル又はデイスエーブルを制御
する。Range is 2 to oFrao. Error if the stored value does not match the appropriate screen size (25 lines). R9: Maximum scan line address bits 7-4 Ignore bits 3-01 Less than the number of scan lines for the character. Stores the value corresponding to the number of lines. Range is 0 to Op'H0 RIO: Cursor start scan line bits 6-5
Controls enabling or disabling of the display cursor.
ビット6 ビット5
0 0 カーソル表示あり0
1 カーソル表示なし1 0 カー
ソル表示あり1 1 カーソル表示なしビ
ット、 無視
ビット3−0 カーソルのスタートスキャンライン口
範囲は0乃至0FFH6
格納された値がR9(キャラクタ
スキャンラインサイズ)のビット
3−0より大きい時、このカーノ
ルは表示しない。Bit 6 Bit 5 0 0 Cursor displayed 0
1 No cursor display 1 0 Cursor display 1 1 No cursor display bit, ignore bit 3-0 Cursor start scan line range is 0 to 0FFH6 Stored value is from bits 3-0 of R9 (character scan line size) When large, this kernel is not displayed.
R11;カーソルエンドスキャンライン(書込みのみ)
ビット7−4 無視されない。R11; Cursor end scan line (write only)
Bits 7-4 Not ignored.
ビット3−0 カーソルのエンドスキャンアドレスO 範囲はO乃至0FFH 格納した値がR10(カーソルスタ ートスキャンブトレス)のビット 3−0よシ小さい時、カーソルは 表示できない。Bit 3-0 Cursor end scan address O Range is O to 0FFH The stored value is R10 (cursor star) Bits of scan buttresses When the number is smaller than 3-0, the cursor is Cannot be displayed.
R12: キャラクタ/イメージ/くツファのスター
トアドレスが上位(読出し/書込み)
ビット7−6 書込み時、無視され読出し時に零に戻る
。R12: Character/image/text start address is upper (read/write) Bits 7-6 Ignored when written and returned to zero when read.
ビット5−0 キャラクタ/イメージIくツファの相冒
スタートアドレスの上位6ビ
ブト。Bits 5-0 Upper 6 bits of character/image Ikufa's conflict start address.
R13: キャラクタ/イノ−ジノ(ツファのスター
トアドレスが下位(読出し/書込み)
ビットツーOキャラクタ/イノ−ジノ(ツファの相対ス
タートアドレスの下位8ビ
ブト。キャラクタ/イノ−ジノ(ツ
ファレジスタの相対スタートアド
レスは14ピブト幅なので16に
バイトのキャラクタ/イノ−ジノ(
ッファエリアがアクセス可能であ
る。R13: Character/Innodino (The start address of the Tufa register is lower (read/write) Bits to O Character/Innodino (The lower 8 bits of the relative start address of the Tufa register. The relative start address of the Tufa register is 14. Since the pivot width is 16 bytes, the character/innovation area can be accessed.
R14: カーソルアドレス上位(読出し/f込み)
ビット7−6 書込み時無視され、読出し時に零に戻る
。R14: Upper cursor address (read/f included)
Bits 7-6 Ignored on write, return to zero on read.
ビット5−6 カーソルの相対アドレスの上位6ピツト
。Bits 5-6 Upper 6 bits of cursor relative address.
R15: カーソルアドレス下位(読出し/書込み)
ビット7−0 カーソルの相対アドレスの下位8ビツト
。R15: Lower cursor address (read/write)
Bits 7-0 Lower 8 bits of cursor relative address.
カーソルレジスタの相対アドレス は14ビツト幅。Relative address of cursor register is 14 bits wide.
それゆえ16にバイトのキヤツジ タ/イメージバッファエリアがア クセス可能である。このカーソル アドレスがスクリーン外にあると き、カーソルは表示されない。That's why I have a part-time job at 16. data/image buffer area is accessible. this cursor If the address is off screen cursor is not displayed.
R18: オペレーシッンモード(書込みのみ)ビッ
ト7 キャラクタモードにおけるキャラクタ属性の
認識を制御する。0のとき白黒
モードが選択される。1のときカ
ラー(エミ為レージ1ン)モード
が選択される。R18: Operating mode (write only) bit 7 Controls recognition of character attributes in character mode. When it is 0, black and white mode is selected. When set to 1, the color (emission range 1) mode is selected.
ビット6 カラー/イメージバッファスキャン機能の
イネーブル又はデイクス
ープルを制御すゐ。0のときスキ
ャン機能はディスエーブルになる。Bit 6 Enables color/image buffer scan function or controls disk pull. When 0, the scan function is disabled.
lのとき、スキャン機能がイネ−
プルになる。メインプロセッサが
第2 I、CDコントローラのモードレジスタを変更し
ているときは、ス
キャン機能はディスエーブルにな
)スクリーンイメージシM223、
すなわちビデオバッファに格納さ
れたデータの破壊を禁止する。When 1, the scan function is enabled. When the main processor is changing the mode register of the second CD controller, the scan function is disabled (disabled) to prevent destruction of data stored in the screen image screen M223, ie, the video buffer.
ビット5 このビットが0のとき、R9の最大スキャ
ンラインアドレスはプロ
ログ2マプルである。このビット
が1のとき、最大スキャンライン
アドレスはプロログ2マプルでは
なく、(R9の”OUT“命令は無
視される)7にセットされる。Bit 5 When this bit is 0, the maximum scan line address for R9 is a prolog 2 mapple. When this bit is 1, the maximum scan line address is set to 7 (the R9 "OUT" instruction is ignored) rather than the prolog 2 mapple.
モノクローム表示モードを選択す ると、このビットがセットされる。Select monochrome display mode This bit is set.
ビット4−3 無視される。Bits 4-3 Ignored.
ビット2−0 コード/イメージバッファのスキャノ
アドレスのマスクヒツト。コ
ード/イメージバッファアドレス
はこのマスク値とスキャンアドレ
スレジスタ(14ビツト)のAND
を取った値に等しい。この機能に
よシコード/イメージバッファア
ドレス構造を変えることができる。Bits 2-0 Code/Image Buffer Scano Address Mask Hit. The code/image buffer address is equal to the AND value of this mask value and the scan address register (14 bits). This feature allows changing the code/image buffer address structure.
R19: スキャンインターバルセレクトビット7−4
無視される。R19: Scan interval select bits 7-4
It will be ignored.
ピッ)3−0 表示部209の各ブレーン間の時間待
ち0なら、第1 LCDコントロ
ーラ219は各プレーンのスキャ
ン間で待たない。3-0 If the time wait between each plane of the display unit 209 is 0, the first LCD controller 219 does not wait between scans of each plane.
R20: フリンクインターバルセレクトビット7
画素の点滅用基本クロックを選択する。0のとき、キャ
ラクタブリ
ンクタイミングはm 2 LCDコント0−ラ217ス
キヤンフレームy
ロック(図示せず)に同期する。R20: Flink interval select bit 7
Select the basic clock for pixel blinking. When 0, the character tab link timing is synchronized to the m2 LCD controller 217 scan frame y lock (not shown).
1のとき、キャラクタプリンフタ イミノジはキャラクタ/イメージ バッファスキャンクロックに同期 する。When 1, character printer lid Iminoji is a character/image Synchronized to buffer scan clock do.
ビット6゛−4無視される。Bits 6-4 are ignored.
ビット3−2 高速ブリンクサイクルを制御する。Bit 3-2: Controls the fast blink cycle.
ブリンクサイクルは次のように規 定される。The blink cycle is specified as follows. determined.
ビット3 ビット2 除数1
1 1/1 eビット1−0 低速ブ
リンクサイクルを制御する。Bit 3 Bit 2 Divisor 1
1 1/1 e bits 1-0 Control slow blink cycle.
ブリンクサイクルは次のように規 定される。The blink cycle is specified as follows. determined.
ビット1 ビット0 約数0
0. 1/32R21: ア
ンダ2イン位置とオーバスキャン書込み防止ピット7
無視される。Bit 1 Bit 0 Divisor 0
0. 1/32R21: Under 2-in position and overscan write prevention pit 7
It will be ignored.
ビット6−4 イメージメモリスキャンのリミットアド
レス
この機能によシ、スクリーンイメ
ージRAM 209は、モードレジス
タが変化したとき書込み過ぎが防
止される。Bit 6-4 Image Memory Scan Limit Address This feature prevents the screen image RAM 209 from being overwritten when the mode register changes.
ビット3 下線のラスクアドレス。範囲は0乃至OF
H格納した値がR9の最大
スキャンラインアドレスより大き
い場合、下線は消える。Bit 3: Underlined rask address. Range is 0 to OF
If the value stored in H is greater than the maximum scan line address of R9, the underline disappears.
R22: フォントセレクト
とブト7−4 フォントパターンRAM 225のアド
レス。このビット列はフォント
RAM j 25のアドレスのビット
12−15に使用される。R22: Address of font select and button 7-4 font pattern RAM 225. This bit string is used for bits 12-15 of the font RAM j 25 address.
ビット3 ハイライトモードの機能を選択する。格納
した値が0のとき、フォ
ントアドレッシングのためのアド
レスのビット11がR22のピッ
ト1である。(下記参照)
格納された値が1のときフォント
アドレッシングのアドレスのピッ
ト11がキャラクタ属性の1工1(
輝關)
ビット2 ハイライトモードの機能を選択する。格納
した値が0のとき、高速
ブリンクがディスエーブルになる。Bit 3 Selects highlight mode function. When the stored value is 0, bit 11 of the address for font addressing is pit 1 of R22. (See below) When the stored value is 1, pit 11 of the font addressing address selects the character attribute 1 bit 2 highlight mode function. When the stored value is 0, fast blinking is disabled.
格納された値が1のとき、高速ブ リンクがイネーブルになる。When the stored value is 1, fast block Link is enabled.
ビットI R22のビット3が0のとき、フォント
アドレッシングのアドレス
のビット11が同じ値にセットさ
れる。R22のビット3が1のと
き、無視される。When bit 3 of bit IR22 is 0, bit 11 of the font addressing address is set to the same value. When bit 3 of R22 is 1, it is ignored.
ビットOR23のスキャンラインの値が7以下のとき、
フォントセレクト
ングのアドレスのビット1Gとし
て使用される。When the scan line value of bit OR23 is 7 or less,
Used as bit 1G of the font selection address.
R23:背景カラーテーブル
ビット7−0 カラーモードが選択されると(R18の
ビット7が1のとき)、キ
ャラクタ属性の背景カラ一部がこ
のピットアレイにニジデコードさ
れる。R23: Background color table bits 7-0 When the color mode is selected (when bit 7 of R18 is 1), part of the background color of the character attribute is decoded into this pit array.
背景属性 背景カラー参照ピットRB()
000 ビット0
001 ビット1
0 1 0 ビット2
oti ビット3
100 ビット4
101 ビット5
1 1 0 ビット6
1 1 1 ビット7
注 参照ピット=0 白の背景
=1 黒の背景(逆ビデオ)
R24:イメージバッファのスタートアドレス上位(書
込み)ビブトフ 無視される
ビット6−0 イメージバッファのスタートアドレスの
最下位ビット
R25:イメージバッファのスタートアドレス下位(書
込み)ビット7−0 イメージバッファのスタートアド
レスの最下位ピット
R26:表示メモリ213アドレスマスク(IF込み)
ビット7 表示メモリ213のリード/ライトアク
セスをイネーブル又はディ
スエージヤにする。Background attribute Background color reference pit RB () 000 bit 0 001 bit 1 0 1 0 bit 2 oti bit 3 100 bit 4 101 bit 5 1 1 0 bit 6 1 1 1 bit 7 Note Reference pit = 0 White background = 1 Black Background (reverse video) R24: Image buffer start address upper (write) bits Ignored bits 6-0 Image buffer start address least significant bits R25: Image buffer start address lower (write) bits 7-0 Image Bottom pit of buffer start address R26: Display memory 213 address mask (IF included)
Bit 7 Enables or disables read/write access to display memory 213.
ビット6 無視される
ビット55−3RAセレクトナ1によシプロセッサ20
1から表示メモリに供給さ
れる表示メモリアドレスのビット
15−13がこのビットアレイによ
シマスフされる。Bit 6 Ignored Bit 55-3 RA Selector 1 Processor 20
Bits 15-13 of the display memory address supplied from 1 to the display memory are flushed by this bit array.
ビット2−ORAMセレクトナ2にょシプロセッサ20
1から表示メモリに供給さ
れる表示メモリアドレスのビット
15−13がこのビットアレイによ
シマスフされる。この結果、メモ
リアドレス構成が増大する。Bit 2 - ORAM selector 2 processor 20
Bits 15-13 of the display memory address supplied from 1 to the display memory are flushed by this bit array. This results in an increase in memory address configuration.
R27:テストモード(書込み)
ビット7 テストモードを表示。格納した値が00と
き、ノーマルモードが選
択される。格納した値が1のとき、
テストモードが選択される。テス
トモードの時は、スキャンコント
ロールセフシーンによってのみメ
モリアドレッシングがイネーブル
になシ、池のセクシ璽ンからのメ
モリアドレッシングは無視される。R27: Test mode (write) Bit 7 Displays test mode. When the stored value is 00, normal mode is selected. When the stored value is 1, test mode is selected. When in test mode, memory addressing is only enabled by the scan control safe scene, and memory addressing from the pond sexy scene is ignored.
ビット6−3 無視される
ビット2 ビデオRAMのリードサイクルタイムを制
御する。Oのとき、リード
メモリサイクルタイムが4マシン
クロックサイクルになる。Bits 6-3 Ignored Bit 2 Controls the video RAM read cycle time. When O, the read memory cycle time is 4 machine clock cycles.
ビット0 表示メモリ213の書込みサイクルタイム
を制御する。1のとき讐
込みメモリサイクルタイムは5マ
シンクロツクサイクルである。1
のとき、書込みメモリサイクルタ
イムは4マシンクロツクサイクル
である。Bit 0 Controls display memory 213 write cycle time. 1, the embedded memory cycle time is 5 machine clock cycles. 1, the write memory cycle time is 4 machine clock cycles.
R28: テストステータス1(リード)ビット7−0
テストビットは診断の目的のために使用される。R28: Test status 1 (read) bits 7-0
Test bits are used for diagnostic purposes.
R29: テストステータス2(リード)ビット?−0
これらのビットは診断用に使用される。R29: Test status 2 (read) bit? -0
These bits are used for diagnostic purposes.
R30: データルーズバック上位(リード)ビット7
−0 これらのビットは診断用に使用される。R30: Data looseback upper (read) bit 7
-0 These bits are used for diagnostic purposes.
R31: データループバック下位(リード)ビット7
−0 これらのビットは診断のために使用される。R31: Data loopback lower (read) bit 7
-0 These bits are used for diagnostics.
モートコントロールレジスタ
これはI10アドレスaンsHを有した6ビツトレジス
タである。Mote Control Register This is a 6-bit register with an I10 address anH.
このレジスタは下記の如く表示制御回路211のステー
“タスを制御する。This register controls the status of display control circuit 211 as described below.
ビット7−6 無視される。Bits 7-6 Ignored.
ビット5 格納された値が1のとき、このビットはキ
ャラクタ背景輝度をアル
ファニエーメリックモード用のブ
リンク属性機能に変える。上位属
性ビットが選択されないと、16
の背景カラー(又は輝度カラー)
が利用できる。ノーマルオペレー
ジ曹ンでは、このビットは1にセ
ブトされブリンク機能を可能にす
る。Bit 5 When the stored value is 1, this bit changes the character background brightness to a blink attribute function for alphanumeric mode. If the upper attribute bit is not selected, 16 background colors (or brightness colors) are available. During normal operation, this bit is set to 1 to enable the blink function.
ビット4 格納された値が1のとき、白黒のグラフィ
ックモードに対し高分解
モード(640X200) が選択される。モノモー
ドレジスタ又はグ
ラフイックモードレジスタを用い
て8つの色のうちの1つがこのモ
ードにおけるダイレクトドライブ
セットで選択(エミIILレージ1ン
用)できる。Bit 4 When the stored value is 1, high resolution mode (640X200) is selected for black and white graphics mode. One of eight colors can be selected (for EMI IIL range 1) with the Direct Drive set in this mode using the mono mode register or the graphic mode register.
ビット3 格納された値が1のとき、モード変化時に
ビデオ復号がイネーブル
になる。Bit 3 When the stored value is 1, video decoding is enabled on mode change.
ビット2 格納された値が0のとき、カラーモードが
選択される。格納された
値が1のとき、白黒モードが選択
される。Bit 2 When the stored value is 0, color mode is selected. When the stored value is 1, black and white mode is selected.
ビット1 格納された値が0のとき、320X200
グラフィックモードが選択
される。格納された値が1のとき、
アルファニエーメリツクモードが
選択される。Bit 1 When the stored value is 0, 320X200
Graphics mode is selected. When the stored value is 1, alphanumeric mode is selected.
ビット0 格納された値が0のとき、40キヤラクタ
×25ラインアルフアニ
ューメリックモード(低分解能)
が選択される。格納された値が1
のとき、80キヤラクタ×25ラ
インアルファニエーメリックモー
ド(高分解能)が選択される。Bit 0 When the stored value is 0, the 40 character x 25 line alpha annumeric mode (low resolution) is selected. When the stored value is 1, the 80 character x 25 line alphanumeric mode (high resolution) is selected.
下記リストはこのレジスタによシ選択されるモードのリ
ストである。Below is a list of modes selected by this register.
ビット
543210 選択される機能
10110040X25白、黒アルファニエーメリック
10110180X25白、黒アルファニエーメリック
x 0 1 1 1 0 320x200白黒グラ
フイツク第3(a)図it+s素301で構成されるL
CD 209の概略図である。好適実施例では、LCD
20gは水平方向に640画素の分解能と、垂直方向に
256画素の分解能を有している。LCD 209は2
5行×80キャラクタの表示能力を有して応る。これは
CRTディスプレイに共通の構成である。Bit 543210 Selected function 10110040X25 white, black alphanumeric 10110180X25 white, black alphanumeric
FIG. 2 is a schematic diagram of a CD 209. In a preferred embodiment, the LCD
20g has a resolution of 640 pixels in the horizontal direction and a resolution of 256 pixels in the vertical direction. LCD 209 is 2
It has a display capability of 5 lines x 80 characters. This is a common configuration for CRT displays.
画素301は各キャラクタセル301にグループ分けさ
れ、このセルは好適実施例では、3018(幅)XIO
(高さ)の画素アレイを有している。LCD装置用の通
常のキャラクタセルはセル305に示すように8×8の
アレイのような正方形の画素アレイである。幅よシも高
さの方が大きいキャラクタセルを用いると、LCD装置
の信頼性が増大する。それゆえ好適実施例では方形のセ
ルを用いている。しかしながら、後述するように、キャ
ラクタセルのサイズはアプリケージ罵ンに柔軟性を持た
せるためプログラマブルである。好適実施例における文
字間およびライン間の間隔は各々1画素分である。Pixels 301 are grouped into each character cell 301, which in the preferred embodiment is 3018 (width)
It has a pixel array of (height). A typical character cell for an LCD device is a square pixel array, such as an 8×8 array, as shown in cell 305. Using character cells that are larger in height than width increases the reliability of the LCD device. Therefore, the preferred embodiment uses square cells. However, as discussed below, the size of the character cell is programmable to provide flexibility in the application cache. The spacing between characters and lines in the preferred embodiment is one pixel each.
好適実施例では、表示メモ+7213は48にバイトの
容量を有し、A3C0コードRAM 221Vc16に
バイト、ス’)I) −フイメージBJM、22sに2
4にバイト、およびフォントパターンRAM225に8
にバイトが割当てられている。表示制御回路211は4
つの主要な制御モードを有している。すなわち白黒のキ
ャラクタモード、カラーシェミレーシッンのキャラクタ
モード、カラーシェミレーシゴンのグラフィックモード
およびダイレクトビットマツプモードである。In the preferred embodiment, the display memo +7213 has a capacity of 48 bytes, the A3C0 code RAM 221Vc16 bytes, and the image BJM, 22s.
4 bytes and 8 bytes in font pattern RAM 225
Bytes are allocated to . The display control circuit 211 has 4
It has two main control modes. Namely, they are a black and white character mode, a color chemise character mode, a color chemise graphic mode, and a direct bitmap mode.
いずれの制御モードにおいても、プロセッサ201によ
る表示データのリード若しくはライトオペレーションハ
第2Lcc+コントローラ217を介して行われる。キ
ャラクタ表示モードが選択されると、第2 LCDコン
トローラ217は空いているサイクル毎にAnC0コー
ドRAM221−をスキャンし、相関する属性ビットに
従ってASCIIコードキャラクタデータを、フォント
パターンRA!J 225に格納されたフォントデータ
を用いてスクリーンイメージデータに変換する。変換さ
れた表示データはスクリーンイメージRAM 32gに
格納される。グラフィックモードが選択された場合、第
2 LCDコントローラ217はASCIIj−ドRA
M 221 K格納されたASCOコードグラフィック
データを適切な画素イメージデータに変換し、スクリー
ンイメージRAM 22 Jに書込む。In either control mode, read or write operations of display data by the processor 201 are performed via the second Lcc+controller 217. When the character display mode is selected, the second LCD controller 217 scans the AnC0 code RAM 221- every free cycle and converts the ASCII code character data according to the correlated attribute bits into the font pattern RA! The font data stored in J225 is used to convert it into screen image data. The converted display data is stored in the screen image RAM 32g. When the graphic mode is selected, the second LCD controller 217
M221K Converts the stored ASCO code graphic data into appropriate pixel image data and writes it to the screen image RAM 22J.
glLcDコントローラ219はスクリーンイメージR
AM 22 jに格納された画素イメージデータをスキ
ャンし、LCDスキャンタイミングに従って表示を行う
ようにLCD 209にイメージチー fi 全転送す
る。フォントパター7 RAM 225は、空き時間中
はブロセッf201によりアク七ス可能である。glLcD controller 219 uses screen image R
The pixel image data stored in the AM 22j is scanned and all image data is transferred to the LCD 209 so as to be displayed according to the LCD scan timing. The font pattern 7 RAM 225 can be accessed by the processor f201 during free time.
〆
プロセッサzo1はAJC工1コード表示データを2バ
イト、すなわちコード(又はデータ)バイトと属性バイ
トの形で@ 2 LCD ′Iントローラ211に送る
。ダイレクトビットマツプモードでは、プロセッサ20
1は表示データを直接スクリーンイメージRAM 22
3 K送る。The final processor zo1 sends the AJC1 code display data to the @2LCD'I controller 211 in the form of two bytes, a code (or data) byte and an attribute byte. In direct bitmap mode, processor 20
1 directly displays display data in screen image RAM 22
Send 3K.
ダイレクトビットマツプモードを除くいずれかの制御モ
ードが選択された場合であり、かつモードレジスタが白
黒モードを示している場合、第2 LCDコントローラ
21’lは、フォントパターンRAM 225をアクセ
スしてArcIエコードデータを画素データに変換し、
属性バイトの値に従って四シック動作を行う。モードレ
ジスタがカラーシェミレーシ冒ンの場合には、行われる
動作は白黒の場合と殆んど同じだが、カラーの属性に相
関するデータを選択された画素の白黒パターンに変換す
るためのカラーテーブルレジスタをアクセスするため、
属性バイトの処理□が異る。カラーシ島ミレーシ1ンの
グラフィックモードが選択された場合、A3Crエコー
ドRAM 221に格納されたデータが、7オントパタ
一ンRAM ! 、? 5をアクセスすること無く、ス
クリーンイメージRAM 22 Jの適切なロケーシ璽
ンに転送される。If any control mode other than the direct bitmap mode is selected and the mode register indicates monochrome mode, the second LCD controller 21'l accesses the font pattern RAM 225 and stores the ArcI image. Convert code data to pixel data,
Performs four chic operations according to the value of the attribute byte. If the mode register is set to color chemistries, the operations performed are almost the same as for black and white, but a color table is used to convert data correlated to color attributes into a black and white pattern of selected pixels. To access registers,
Attribute byte processing □ is different. When the graphics mode of Karashi Island Mileshi 1 is selected, the data stored in the A3Cr echo RAM 221 is transferred to the 7-onto pattern RAM! ,? 5 to the appropriate location in the screen image RAM 22J.
リバースビデオキャラクタがスクリーンイメージRkh
1223に格納されている場合、第2LCDコントロー
ラ2z1は背景カラーを黒に変え、文字を白くする。プ
リンクを指示する属性を有した文字がスクリーンイメー
ジRAM 223に格納される場合、第2 LCDコン
トローラ217は表示装置209の指定部分に、全て白
の文字セルを有した文字データを、あるいは文字を逆ビ
デオで表示する場合には、全て黒の文字セルの文字デー
タを交互に表示する。Reverse video character is screen image Rkh
1223, the second LCD controller 2z1 changes the background color to black and makes the characters white. When characters with an attribute that instructs plinking are stored in the screen image RAM 223, the second LCD controller 217 displays character data with all white character cells or reverse characters in the designated area of the display device 209. When displaying as a video, character data of all black character cells are displayed alternately.
第2 LC’Dコントローラ217は強調された文字お
よび半階調映像の表示を行う。強調文字の場合には、第
2 LCDコントローラ21’lはフォントパターンR
AM 215に格納された第2フォントデータ群、例え
ばボールド(肉太活字)フォントl、ASCIIコード
データをスクリーンイメージデータに変換中にアクセス
する。半階調は選択された文字の表示を全て白画素に変
え、視覚的に半階調画像を供給することにより行われる
。The second LC'D controller 217 displays highlighted characters and half-gradation images. In the case of emphasized characters, the second LCD controller 21'l uses font pattern R.
A second group of font data stored in AM 215, for example bold font l, is accessed during conversion of ASCII code data to screen image data. Half-gradation is performed by changing the display of the selected character to all white pixels and visually providing a half-gradation image.
キャラクタ表示モードでは、キャラクタデータはキャラ
クタコードバイトおよび属性バイトの2文字を有してい
る。In character display mode, character data has two characters: a character code byte and an attribute byte.
次に白黒制御モードにおいて動作中の2バイトの定義を
示す。Next, the definition of 2 bytes during operation in monochrome control mode is shown.
BL RG B I RG Bキャラク
タの属性
BL二 文字セルと、例えばパックグラウンドによシ
定義された全て白画素のセルを交互に表示させて属性を
点滅する。BL RG B I RG B Character Attribute BL2 Character cells and, for example, all white pixel cells defined by background are alternately displayed and the attribute blinks.
工: この輝度により、交互フォントを選択することに
よシ強調した文字あるいはLCD209の応答時間よシ
も高いレートで点滅することにより減光した文字を表示
する。This brightness allows characters to be highlighted by selecting alternating fonts or dimmed by blinking at a rate faster than the response time of the LCD 209.
バックグラウンドおよびフォーグラウンドの属性部は次
のようにコード化される。The background and foreground attributes are coded as follows.
バックグラウンド フォーグラウンドRGB
RGB
000000 表示無し、白画素で充たす00000
1 下線
000 111 黒文字/白ノくツクグラウンド
111 000 白文字/黒・(ツクグラウンド
111 111 表示無し、黒画素で充たす次にカ
ラーシェミレーションモードにおける2バイトの文字デ
ータの定義を示す。LCD 209は当然多色表示がで
きないので、色の属性はプログラム可能なしきい値を有
した特定の白黒の組合せに投影する。background foreground RGB
RGB 000000 No display, filled with white pixels 00000
1 Underline 000 111 Black text/White ground 111 000 White text/Black ground 111 111 No display, filled with black pixels Next, the definition of 2-byte character data in color shemulation mode is shown.LCD 209 Naturally, the color attributes cannot be displayed in multiple colors, so the color attributes are projected onto a specific black and white combination with a programmable threshold.
BLRGB 工 RGB
キャラクタコード /くツクグラウ
ンド フォーグラウンド文字の属性
BL; 通常の表示文字セルと、)(ツクグラウンドに
より定義される例えば、全て白画素の特定データにより
充たされたセルとを交互させるために属性を点滅する。BLRGB Engineering RGB Character code /Tsukuground Attribute BL of foreground characters; To alternate between normal display character cells and cells filled with specific data of all white pixels, for example, defined by )(Tsukuground) Flashing attributes.
1: 交互フォントを選択して強調か又はLCD209
の応答時間より高いレートで点滅させるととくよシ減光
のいずれかで文字を表示するために属性を強調する。1: Select alternate fonts for emphasis or LCD209
Highlight attributes to display characters with either flashing at a higher rate and dimming the response time.
バックグラウンド;3ビツトの色の属性をビットアドレ
スとして使用しカラーテーブル
レジスタをアクセスする。Background: Access the color table register using the 3-bit color attribute as a bit address.
RC)B カラーテーブルレジスタのビットアドレ
ス0 fil 3カラーテー
ブルレジスタのアクセスされたビットがOの場合、この
キャラクタセルは白の背景に黒の文字として表示される
。逆に1の場合には黒の背景に白い文字として表示され
る。色の属性とセル表示の組合わせ間の対応は適切な値
をカラーテーブルレジスタにロードすることによ)プロ
グラム可能である。フォーグラウンドは意味を持たない
。RC)B Color Table Register Bit Address 0 fil 3 If the accessed bit of the Color Table Register is O, this character cell is displayed as a black character on a white background. Conversely, if it is 1, it is displayed as white characters on a black background. The correspondence between color attribute and cell display combinations is programmable (by loading appropriate values into the color table registers). Foreground has no meaning.
フォントパターンRAM 225に格納されたフォント
データは常にセルとして取扱われ、表示セルサイズはプ
ログラム可能である。ただしセル幅は8画素に固定しで
あるが、8画素分解能のハードウェアを用いて166画
素低分解能モード)に拡張できる。文字セルの高さは1
からF画素迄プログラム可能である。The font data stored in the font pattern RAM 225 is always treated as a cell, and the display cell size is programmable. However, the cell width is fixed at 8 pixels, but can be expanded to 166 pixels (low resolution mode) using 8-pixel resolution hardware. The height of the character cell is 1
It is programmable from pixel to F.
キャラクタセルはキャラクタ本体、キャラクタ間スペー
スおよびライン間スペースを含むトータルスペースとし
て定義される。フォントパターンRAM 225では、
1セル内の8つの画素行が1バイトの表示データとして
取扱われ、1バイト表示データのMBBがスクリーン上
の最左端1面素を表示し、LSBが最右端画素を表わす
。A character cell is defined as the total space including the character body, intercharacter space, and interline space. In the font pattern RAM 225,
Eight pixel rows within one cell are treated as one byte of display data, with MBB of the one byte display data displaying the leftmost pixel on the screen, and LSB representing the rightmost pixel.
8にバイトのフォントパターンRAM 225 td多
重フォント選択を実現するために、l1li!8画素、
高さ8fiii素の256のキャラクタパターンに対応
した4つの2048バイトのセグメントとして管理する
ことができる。8画素より大きな高さを有した文字セル
を使用することにより2つの異るフォントに分け、2つ
の4096バイトのセグメントに格納することができる
。8 bytes of font pattern RAM 225 td To realize multiple font selection, l1li! 8 pixels,
It can be managed as four 2048-byte segments corresponding to 256 character patterns of 8fiii elements in height. By using character cells with a height greater than 8 pixels, two different fonts can be separated and stored in two 4096 byte segments.
表示セル内の特定の行に対する16進の実際のバイトア
ドレスは次のように発生される。The actual byte address in hexadecimal for a particular row within a display cell is generated as follows.
アドレス=、C6000H+(Psi杢1000H)
+(FSO*800H)+(ROW Z 亭4GOf(
)+(ROWI 亨200H)+(CD*2)+ROw
OFSI: フォントパターンRAIJセグメン
ト選択ビットの上位ビット、強調フ
ォントがイネーブルであれば、こ
のビットは輝度ビットに変わる。Address =, C6000H+ (Psi heather 1000H)
+(FSO*800H)+(ROW Z Tei 4GOof(
)+(ROWI Toru 200H)+(CD*2)+ROw
OFSI: Upper bit of the font pattern RAIJ segment selection bit, if emphasis font is enabled, this bit changes to the brightness bit.
FSO: フォントパターンRAMセグメント選
択ビットの下位ビット、8°画素
よりも大きな文字高さが選択きれ
た場合、このビットはROW 3 Kより変わる。FSO: Lower bit of font pattern RAM segment selection bit, if a character height larger than 8° pixels has been selected, this bit changes from ROW 3 K.
ROW’3−ROffO: これらの4ビツトはキャ
ラクタセルの特別の行を表わす。文字の高
さが8画素より小さいかもしくは
等しい場合、ROW3は意味を持た
ない。ROW'3-ROffO: These 4 bits represent a particular row of character cells. If the character height is less than or equal to 8 pixels, ROW3 has no meaning.
CD: シンボルを含む256の異る文字の識
別を可能にする8ビツトキヤ
ラクタコード。CD: An 8-bit character code that allows the identification of 256 different characters containing symbols.
グラフィック表示モードでは、表示されるグラフィック
データは8画素に対応するバイトとして取扱われ、スク
リーンイメージRAM 225の16にバイト内の記憶
ロケーションに直接転送される。スクリーンイメージR
AM 225は8にバイトの2つのセグメントに分かれ
、各セグメントは奇数行イメージメモリおよび偶数行イ
メージメモリに対応する。偶数行イメージメモリは80
バイト×100行(行O2行1.・・・・・・行198
)のイメージデータを格納し、奇数行のイメージメモリ
は80バイトX100行(行1、行2.・・・・・・行
199)のイメージデータを格納する。In the graphics display mode, the graphics data to be displayed is handled as bytes corresponding to 8 pixels and is transferred directly to storage locations in the 16 bytes of screen image RAM 225. Screen image R
The AM 225 is divided into two segments of 8 bytes, each segment corresponding to an odd row image memory and an even row image memory. Even row image memory is 80
byte x 100 lines (line O2 line 1... line 198
), and the odd-numbered row image memory stores image data of 80 bytes x 100 rows (row 1, row 2, . . . , row 199).
スクリーン上の8水平1面素の特定グループに対する1
6進のバイトマドレスが次のように発・二生される。1 for a specific group of 8 horizontal elements on the screen
A hexadecimal byte address is generated/seconded as follows.
アトL/ス=uoD(Row/2)*BAOOOH+u
oD((Row+t)/2)享B8000+INT(R
OW/2)*50F(+C0LIJOD ニモジェロ機
能を表わす
INT:整数機能を表わす
ROWニスクリーン上の最上性を行0としたスクリーン
上の行の垂直方向のロケーションカウント。At L/S=uoD(Row/2)*BAOOOH+u
oD((Row+t)/2)KyoB8000+INT(R
OW/2)*50F(+C0LIJOD INT representing Nimo JOD function: ROW representing integer function Vertical location count of a row on the screen with the topmost property on the screen being row 0.
COL: 8画素の最左端グループをOとしたときの8
画素単位の水平方向のロケーションカウント。COL: 8 when the leftmost group of 8 pixels is O
Horizontal location count in pixels.
第3(b)乃至笛3 (d)はこの発明の別の特徴を概
略的に示す。LCD 209は1.2.−又は4セグメ
ント又はプレーンで構成し得る。LCD 209される
。しかしながら、LC!D 209が多重プレーンに分
割されている場合、プレーン数に等しい多くの文字がス
クリーンイメージRAM 223からLCD 209に
並行に転送し得る。Sections 3(b) to 3(d) schematically illustrate further features of the invention. LCD 209 is 1.2. - or may consist of 4 segments or planes. LCD 209 is displayed. However, LC! If D 209 is divided into multiple planes, as many characters as the number of planes can be transferred from screen image RAM 223 to LCD 209 in parallel.
第3(b)図に示すように、単一プレーンのLCDはL
ライン(例えば25)を有し、各ラインはNワード(例
えば80)を有している。各ワードは表示される1文字
に対応する。表示される第1文字(キャラクタ)がスク
リーンイメージRAM 323内のメモリアドレスAに
格納されていると仮定すると、A+tJ−1が第1ライ
ンの最後の文字のアドレスであり、A+(L−1)Nが
最後のラインの最初の文字のアドレスであり、最後のラ
インの最後の文字がアドレスA+LN−1に格納される
。従って値しはライン番号であり、値Nはライン内の文
字位置を意味するラインオフセットである。As shown in Figure 3(b), a single plane LCD is
lines (eg 25), each line having N words (eg 80). Each word corresponds to one character displayed. Assuming that the first character to be displayed is stored at memory address A in screen image RAM 323, A+tJ-1 is the address of the last character on the first line, and A+(L-1) N is the address of the first character of the last line, and the last character of the last line is stored at address A+LN-1. Therefore, the value is the line number, and the value N is the line offset, meaning the character position within the line.
第3(C)図は、LCD 209がプレーンAとプレー
ンBに分割された実施例を示す。ライン1−りがプレー
ンAに含まれ、ラインL+1−2LがプレーンBに含ま
れる。ライン1のデータワード1がプレーンオフセット
アドレスA例えば0に格納され、ラインL+1のデータ
ワード1がプレーンオフセットアドレスB例えばB:A
+LN K格納される。FIG. 3(C) shows an embodiment in which the LCD 209 is divided into plane A and plane B. FIG. Line 1-1 is included in plane A, and line L+1-2L is included in plane B. Data word 1 of line 1 is stored at plane offset address A, e.g. 0, and data word 1 of line L+1 is stored at plane offset address B, e.g. B:A.
+LN K is stored.
第3(d)図はLCD 209が4つのプレーン、すな
わチフレーンA1プレーンB1プレーンCおよびプレー
ンDから成る実施例を示す。この実m 例では、最大ラ
インオフセラ)Nは第3(b)図および第3(C)図の
実施例の場合の値の1/2になる。プレーンA1プレー
ンB1プレーンCおよびプレーンDの第1ラインの第1
データワードのアドレスは、それぞれA 、 B =:
(L+1 )2N。FIG. 3(d) shows an embodiment in which the LCD 209 consists of four planes: plane A1 plane B1 plane C and plane D. In this example, the maximum line offset (N) is 1/2 of the value in the embodiments of FIGS. 3(b) and 3(c). Plane A1 Plane B1 First line of plane C and plane D
The addresses of the data words are A, B =:
(L+1)2N.
c=a、D=(L+1)2N+Nである。c=a, D=(L+1)2N+N.
第3(e)図はLCD 209が2つのプレーン、すな
わちプレーンAとプレーンBを有する実施例においてス
クリーンイメージRAM 22JのアドレスとLCD
209のアドレスの対応を概略的に示す。プレーンオフ
セットアドレスAがスクリーンイメージRAM 22
J内のアドレスOに等しいと仮定すると、ワードはスク
リーンイメージRAM 223から、アドレス0で始ま
り、アドレスL(N−1)で終るり、CD 209のプ
レーンAに転送される。FIG. 3(e) shows the address of the screen image RAM 22J and the LCD in an embodiment in which the LCD 209 has two planes, plane A and plane B.
209 schematically shows the correspondence between addresses of 209. Plane offset address A is screen image RAM 22
Assuming that address O in J is equal, words are transferred from screen image RAM 223 to plane A of CD 209, starting at address 0 and ending at address L(N-1).
プv −y B 内テハ、7 )’ l/CLN−2N
L−I K格納されたデータワードが表示される。P v -y B inner Teha, 7)' l/CLN-2N
L-I K stored data words are displayed.
LCD 209が4つのプレーンで構成されている場合
、プレーンA * B 、CおよびDのプレーンオフセ
ットアドレスは、それぞれO,N。If the LCD 209 is composed of four planes, the plane offset addresses of planes A*B, C and D are O and N, respectively.
(L+1)N’、および(L+1)N+Nである。(L+1)N', and (L+1)N+N.
第4図は表示データがスクリーンイメージRAM 32
3からLCD 209に転送される第1LCD コン
トローラ219のブロック図である。In Figure 4, the display data is stored in the screen image RAM 32.
3 is a block diagram of a first LCD controller 219 transferred from LCD 209 to LCD 209; FIG.
このブロック図は、データを表示し、表示データをスク
リーンイメージRAM 22 JからLC’D209に
転送するためにLCD 209の表示ロケーシヨンを発
生する回路を示す。This block diagram shows the circuitry that generates the display location of LCD 209 for displaying data and transferring display data from screen image RAM 22J to LC'D 209.
コンピュータシステムの開始時例えば、プロ1匝がレシ
スメ403セオ瞠1411に転さδnる。この制御値は
LCD 209内のプレーン数および各プレーン内のワ
ード数に関するものである。例えば、第4図はLCD
20 gがプレーンA乃至りを有する第1 LCDコン
トローラ219の実施例である。従ってreg A 4
03は上述したプレーンオフセットAを格納する。この
Aの値は、スクリーンイメージRAM J l j内の
第1ストレージワードがLCD 209の行0のロケー
ション0に表示きれる文字を格納している場合0である
。At the start of the computer system, for example, Pro 1 is transferred to Recime 403 and Theorem 1411 δn. This control value relates to the number of planes within LCD 209 and the number of words within each plane. For example, Figure 4 shows the LCD
20g is an embodiment of the first LCD controller 219 having planes A to A. Therefore reg A 4
03 stores the plane offset A described above. The value of A is 0 if the first storage word in screen image RAM J l j stores a character that can be displayed in location 0 of row 0 of LCD 209 .
同様にreg B 405 、 reg C407およ
びreg D 409は、それぞれプレーンオフセット
B1 プレーンオフセットCおよびプレーンオフセラ)
Dの値を格納する。これらの値は、プレーンC1プレー
ンBおよびプレーンDの最初の文字を表示する際のLC
D 209上のロケーションに対応している。Similarly, reg B 405, reg C407 and reg D 409 are plane offset B1, plane offset C and plane offset C, respectively).
Store the value of D. These values are LC when displaying the first character of plane C1 plane B and plane D.
It corresponds to the location on D 209.
reg E411はプレーンの各行の文字数に等しい値
がロードされる。LCD 209が1行く80文字表示
すると仮定すると、第3(b)および第3(c)図に示
すLCD 209の実施例の場合、reg E 411
に格納された値は80であυ、第3(d)図の場合ra
g E 411に格納される値は40である。reg E411 is loaded with a value equal to the number of characters in each line of the plane. Assuming that LCD 209 displays 80 characters per row, for the embodiment of LCD 209 shown in Figures 3(b) and 3(c), reg E 411
The value stored in is 80 υ, and in Figure 3(d) ra
The value stored in g E 411 is 40.
レジスタ403乃至409の出力はマルチプレクサ41
3の入力として供給される。信号PLN8ELOおよび
PLNSE[,1はマルチプレクサ413を制御してレ
ジスタ403乃至409に格納された値を加算器415
01つの入力に選択的に出カスる。マルチプレクサ41
3によって出力された値はプレーンA乃至りの1つに対
して16ビツトのペースオフセットアドレスヲ構成する
。The outputs of registers 403 to 409 are sent to multiplexer 41
3 input. Signals PLN8ELO and PLNSE[,1 control the multiplexer 413 to add the values stored in the registers 403 to 409 to the adder 415.
0 selectively outputs one input. multiplexer 41
The value output by 3 constitutes a 16-bit pace offset address for one of planes A through A.
加算器415の出力は、プレーンA乃至りの1つに対し
てLCD 209上の文字illの16ビツトアドレス
を構成する。各プレーンA乃至りに対し加算器415に
より出力された第1の値は、各プレーンA乃至り内のL
CD 209上の第1表示ロケーションに対応し、レジ
スタ403乃至409に格納されたオフセット値に等し
い。The output of adder 415 constitutes the 16-bit address of the character ill on LCD 209 for one of planes A through A. The first value output by the adder 415 for each plane A is the L value in each plane A to
Corresponds to the first display location on CD 209 and is equal to the offset value stored in registers 403-409.
1行の池の文字の各々に対しては、ペースオフセット値
をインクリメントする必要がある。このインクリメント
は加算器417、レジスタ419およびカウンタ421
により行われる。For each pond character in a line, the pace offset value must be incremented. This increment is performed by adder 417, register 419 and counter 421.
This is done by
reg E 411に格納された値は加算器427の1
方の入力に供給される。加算器417の他方の入力はレ
ジスタ419の出力、LINSAO−15を受取る。レ
ジスタ419の出力はさらにラインロード信号L I
NELD の制御によりカウンタ421にロードされる
。レジスタ419は加算器417の出力を格納し、ライ
ンエンド信号LINEENDの制御のもとにその値をロ
ードする。The value stored in reg E 411 is
input. The other input of adder 417 receives the output of register 419, LINSAO-15. The output of the register 419 is further a line load signal L I
The counter 421 is loaded under the control of NELD. Register 419 stores the output of adder 417 and loads its value under control of line end signal LINEEND.
この実施例では、種々のレジスタおよび加算器に格納さ
れた値は2.の補数で表わされる。初めに、レジスタ4
19とカウンタ421の値がOにセットされる。カウン
タ421の値はデータレディ信号DATARDY Kよ
り1インクリメントされる。以下DATARDYの発生
について述べる。In this example, the values stored in the various registers and adders are 2. It is expressed as the complement of . First, register 4
19 and the value of the counter 421 are set to O. The value of the counter 421 is incremented by 1 based on the data ready signal DATARDYK. The occurrence of DATARDY will be described below.
初めてラインワードレジスタ423に各プレーンの行に
表示される文字数の1/2に等しい値がロードされる。For the first time, line word register 423 is loaded with a value equal to 1/2 the number of characters to be displayed on the line of each plane.
従ってg 3 (1:+)図および3(C)図の実施例
においては、LCD209が1行に80文字表示すると
仮定すると、格納した値は40になる。第3(d)図の
実施例では、各行は2つのプレーンを有し、それゆえ、
ラインワードレジスタ423に格納される値は20であ
る。この格納される値は、2つの8ビツトワードもしく
はキャラクタ−が1度に信号VRAaO−15としてス
クリーンイメージRAM 22 Jから転送されること
を考慮して決定される。Therefore, in the embodiments of Figures g 3 (1:+) and 3(C), the stored value is 40, assuming that the LCD 209 displays 80 characters in one line. In the example of FIG. 3(d), each row has two planes, so
The value stored in line word register 423 is 20. This stored value is determined considering that two 8-bit words or characters are transferred from the screen image RAM 22J as signal VRAaO-15 at a time.
ラインワードレジスタ423に格納された値の2の補数
が、カウンタ425がオーバフローしたとき発生される
L INKLD の発生によりタイミングカウンタ4
25にロードされる。タイミングカウンタ425は、D
ATARDY信号および局部クロック信号LOCLKを
入力として受取るORゲート429の出力の制御により
インクリメントされる。タイミングカウンタに格納され
た値は、スクリーンイメージRAM 22 JからLC
D209に転送される2ワードデータの数に相当する。The two's complement of the value stored in the line word register 423 is output to the timing counter 4 by the occurrence of L INKLD which is generated when the counter 425 overflows.
25. The timing counter 425 is D
It is incremented by control of the output of OR gate 429, which receives the ATARDY signal and local clock signal LOCLK as inputs. The value stored in the timing counter is transferred from the screen image RAM 22J to the LC.
This corresponds to the number of 2-word data transferred to D209.
ラインナンバレジスタ429には、最初に、プレーン内
で表示されるライン数がロードされる。第3(b)図の
実施例では、この数はLCD 209上に表示できる最
大ライン数に等しい。第3(C)図および第3(d)図
の実施例において、レジスタ429に格納される値は、
LCD Z 09上に表示できる最大ライン数の1/2
である。これはLCD209が垂直方向に2つのプレー
ンに分割されているためである。レジスタ429に格納
されている値は2の補数で表わされ、LCD209の表
示ライン内の全データが転送されるとインクリメントさ
れる。オーバフローが起こると、タイミングカウンタ4
31にはラインナンバレジスタに格納された値が再ロー
ドされる。Line number register 429 is initially loaded with the number of lines to be displayed within the plane. In the embodiment of FIG. 3(b), this number is equal to the maximum number of lines that can be displayed on LCD 209. In the embodiments of FIGS. 3(C) and 3(d), the value stored in register 429 is
1/2 of the maximum number of lines that can be displayed on LCD Z 09
It is. This is because the LCD 209 is vertically divided into two planes. The value stored in register 429 is expressed as a two's complement number, and is incremented when all data in the display line of LCD 209 is transferred. When an overflow occurs, the timing counter 4
31 is reloaded with the value stored in the line number register.
当業者には明白であるように1表示パラメー1
タ、すなわち、LCD20Gのライン数と1ライン当
りの文字数はプログラム可能である。これによシコンピ
エータに柔軟性を持たせることができ、その結果ユーザ
にも柔軟性を与えることになる。1 display parameter 1 as will be clear to those skilled in the art
In other words, the number of lines of the LCD 20G and the number of characters per line are programmable. This allows for flexibility in the computer, which in turn provides flexibility for the user.
スクリーンイメージRAM 32gからLCD 209
への表示データの実際の転送ではレジスタ441゜44
3.445および447が使用される。これらのレジス
タは各々LCD 209の異るプレーンに相関している
。従って表示されるデータがプレーンAの場合にはレジ
スタA441、プレーンBの場合にはレジスタB443
.7’レーンCの場合にはレジスタC445およびプレ
ーンDの”場合にはレジスタD447によシそれぞれ格
納される。Screen image RAM 32g to LCD 209
In the actual transfer of display data to registers 441 and 44
3.445 and 447 are used. Each of these registers is correlated to a different plane of LCD 209. Therefore, if the displayed data is plane A, register A441, and if displayed data is plane B, register B443.
.. In the case of the 7' lane C, the data is stored in the register C445, and in the case of the plane D, the data is stored in the register D447.
・ 第3(C)図の実施例では2つのプレーンしかL
CD Z 09に設けられていないので、レジスタA4
41とレジスタB443が必要になる。同様に第3(b
)図の単一プレーンの実施例では、レジスタA447の
みが利用される。- In the embodiment shown in Fig. 3(C), only two planes are L.
Since it is not provided in CD Z 09, register A4
41 and register B443 are required. Similarly, the third (b)
) In the single plane embodiment shown, only register A 447 is utilized.
第4図示に示す4つのデータ転送路は全て同一であシ、
並列に動作するので、1つのデータ転送路のみについて
詳細に説明する。The four data transfer paths shown in FIG. 4 are all the same;
Since they operate in parallel, only one data transfer path will be described in detail.
スクリーンイメージRAM 223からの27−ドデー
タVRAす0−15 はレジスタ441にロードされ
、信号PLANASTB により並直列変換器448
に対してシフト入力される。レジスタA441から並直
列変換器448へのデータのシフトにより信号DATA
RDYA が発生され、ANDゲート4aoの入力に
供給される。The 27-code data VRAs 0-15 from the screen image RAM 223 is loaded into the register 441 and is sent to the parallel to serial converter 448 by the signal PLANASTB.
Shift input is performed for . By shifting the data from register A441 to parallel/serial converter 448, signal DATA
RDYA is generated and supplied to the input of AND gate 4ao.
並直列変換器448はシフトレジスタ449Aおよびマ
ルチプレクサ451Aで構成される。Parallel-to-serial converter 448 is comprised of shift register 449A and multiplexer 451A.
シフトレジスタ449Aに入力される16ピツトデータ
ADO−15は選択信号NBLSELOおよびNBLS
ELIによシ4ビット単位すなわちNAOO−3゜NA
O4−7、NAO8−11、およびNAO12−15と
して出力される。The 16-bit data ADO-15 input to the shift register 449A is the selection signal NBLSELO and NBLS.
ELI is in 4-bit units, i.e. NAOO-3°NA
Output as O4-7, NAO8-11, and NAO12-15.
マルチプレクサ451Aの出力はデータPLANADO
−3としてLCD 209のプレーンAに供給され、さ
らにバッファ452に供給される。The output of multiplexer 451A is data PLANADO.
-3 to plane A of the LCD 209 and further to the buffer 452.
第4図から明らかなように、レジスタ443゜445お
よび447はそれぞれレディー信号DA’rARDYB
、 DATARDYC’およびDATAR辞D を発
生するっこれもの信号はさらにANDゲート430に入
力され、その結果、レジスタ441−447の各々から
シフトされた表示データがシフトされた後、タイミング
カウンタ425をインクリメントすることのできるハイ
レベルの信号DATARDYが発生される。LCD 2
09のプレーンが1枚又は2枚の場合とは適切な値がA
NDゲート430の入力に印加される。As is clear from FIG. 4, the registers 443, 445 and 447 receive ready signals DA'rARDYB, respectively.
, DATAARDYC' and DATARD are further input to AND gate 430, which increments timing counter 425 after the display data shifted from each of registers 441-447. A high level signal DATARDY that can be used is generated. LCD 2
If there is one or two planes in 09, the appropriate value is A.
Applied to the input of ND gate 430.
動作中は、LCD209の実施例に対応した初期値が、
上述した如くレジスタ403,405゜407.401
1,411.423および429にコードされる。この
値は、LCD 209に含まれるプレーン数だけでなく
1行の文字数およびLCD 209のライン数に反映さ
れる。加算器415はLCD 209の各プレーン内の
表示アドレスを出力し、マルチプレクサ451A−45
1DはスクリーンイメージデータをLCD 209に転
送する。During operation, the initial values corresponding to the embodiment of the LCD 209 are:
As mentioned above, registers 403, 405, 407, 401
1,411.423 and 429. This value is reflected not only in the number of planes included in the LCD 209 but also in the number of characters in one line and the number of lines in the LCD 209. Adder 415 outputs display addresses in each plane of LCD 209, and multiplexer 451A-45
1D transfers screen image data to LCD 209.
、第3(d)図に示す如く、LCD 209が4つのプ
レーンで構成されていると仮定すると、データワードは
4つのマルチプレクサ451 A 、 451B、45
1Cおよび451DによりLCD 209に転送される
。2データワード、すなわち16ビツトがレジスタ44
1,443,445および441からシフトレジスタ4
49 A 、449B。, assuming that the LCD 209 is composed of four planes, as shown in FIG.
1C and 451D to LCD 209. Two data words, or 16 bits, are stored in register 44.
1,443,445 and 441 to shift register 4
49A, 449B.
449Cおよび449Dに転送されると、信号DATA
RDYはハイレベルになりタイミングカウンタ425お
よび421をインクリメントする。When transferred to 449C and 449D, the signal DATA
RDY becomes high level and increments timing counters 425 and 421.
20の2ワードデータの転送が各シフトレジスタに対し
て成されると、タイミングカウンタ421および425
はオーバフローを起こす。When 20 2-word data transfers are made to each shift register, timing counters 421 and 425
causes an overflow.
この結果信号LINELD が発生され、カウンタ42
5がラインワードレジスタ423に格納された値に再セ
ットされ、タイミングカウンタ431をインクリメント
し、カウンタ421をレジスタ419に格納した値にセ
ットし、レジスタ419に加算器417の現在出力値を
ロードする。As a result, a signal LINELD is generated and the counter 42
5 is reset to the value stored in line word register 423, increments timing counter 431, sets counter 421 to the value stored in register 419, and loads register 419 with the current output value of adder 417.
その結果、カウンタ421はインクリメントアドレスを
出力し、このアドレスはレジスタ403−409に格納
されたプレーンペースアドレスに加算され、各表示プレ
ーンの第2行のスクリーンアドレスを発生する。次に、
各プレーンの第2ラインに表示されるデータワードを加
算器415により出力されるスクリーンロケウ
ーシ1ン転送する。LCD 209の各プレーンの第2
ラインのデータが表示されると、第3およびその次のラ
インが表示される。各プレーンの最後のラインが表示さ
れると、タイミングカウンタ431はオーバフローシ、
ラインナンバレジスタ429に格納された値にリセット
される。As a result, counter 421 outputs an incrementing address that is added to the plane pace address stored in registers 403-409 to generate the screen address for the second row of each display plane. next,
The data words displayed on the second line of each plane are transferred to the screen location output by adder 415. The second of each plane of LCD 209
Once the line of data is displayed, the third and next line is displayed. When the last line of each plane is displayed, the timing counter 431 overflows.
It is reset to the value stored in line number register 429.
との結果レジスタ419が零にリセットされる。The result register 419 is reset to zero.
スクリーンイメージRAM 223のデータは再びLC
’D 209に転送され、ディスプレイをリフレッシユ
し、スクリーンイメージRAM 223に格納されたデ
ータの変化を反映するように表示されたデータを窒化さ
せる。The data in the screen image RAM 223 is transferred to the LC again.
'D 209 to refresh the display and nitrate the displayed data to reflect changes in the data stored in the screen image RAM 223.
第5図は第2 LCDコントローラ217の詳細ブロッ
ク図である。第2 LCDコントローラ217は、上述
したステータスレジスタおよび制御レジスタと、CPU
201に対するアドレスとデータの転送路と、ASCI
エコードRAIJ 221と、スクリーンイメージRA
IJ 22 jと、フォントパターンRAM 225と
、および相関する属性に従ってデータを修飾する回路と
を有している。FIG. 5 is a detailed block diagram of the second LCD controller 217. The second LCD controller 217 includes the above-mentioned status register and control register, and the CPU
Address and data transfer path for 201 and ASCII
Echo RAIJ 221 and Screen Image RA
IJ 22j, font pattern RAM 225, and circuitry for modifying data according to correlated attributes.
ステータスおよび制御セクション501はレジスタR1
、R6、R9−R15、およびR18−R27を有して
いる。これらのレジスタの機能については上述した。こ
の実施例について以下述べる。Status and control section 501 register R1
, R6, R9-R15, and R18-R27. The functions of these registers have been described above. This embodiment will be described below.
CPU 20 Zからの8ビツトデータバスは信号DB
O−7を供給する。メモリ213内の3つのRAiJ
221 、223および225に対するデータバスは信
号1.1EO−1’5により表示される。CPU201
、メモリ213、および第2 LCDコントローラ21
7により共有されるメモリバス1は信号AO−15によ
り示される。The 8-bit data bus from the CPU 20Z is the signal DB.
Supply O-7. Three RAiJs in memory 213
The data bus for 221, 223 and 225 is indicated by signals 1.1EO-1'5. CPU201
, memory 213, and second LCD controller 21
Memory bus 1 shared by 7 is indicated by signal AO-15.
イニシャライズされると、セレクトレジスタロジック5
03はアドレス信号AO−7の5ピツトにより制御され
、ステータスおよび制御値に対する初期値を、CPUデ
ータバスDBO−7かうJ切な制御およびステータスレ
ジスタにロードする。イニシャライズ後、ステータスお
よび制御レジスタのいずれかの値を変更する必要がある
場合は、セレクトレジスタブロック503−1)iイネ
ーブルになり適切なレジスタ又はレジスタ群を再ロード
する。When initialized, select register logic 5
DBO-03 is controlled by the 5-bit address signal AO-7 and loads the initial values for the status and control values into the control and status registers on the CPU data bus DBO-7. After initialization, if it is necessary to change the value of any of the status and control registers, select register block 503-1)i is enabled to reload the appropriate register or register group.
CPU 201から供給されたデータは2つの書込みデ
ータラッチ503および505を介してメモリ22gに
直接転送できる。データラッチはCPUから転送された
2つの8ビツトデータを並列に16ビツトメモリバス上
にメモリデータ四MBO−15として転送する。Data supplied from CPU 201 can be transferred directly to memory 22g via two write data latches 503 and 505. The data latch transfers the two 8-bit data transferred from the CPU in parallel onto the 16-bit memory bus as memory data 4 MBO-15.
同様に、メモリ213から転送された16ピノトデータ
、すなわち1.(gMIo−15は、1対のり一ドデー
タラッチ507,509を介して2つの8ビツトデータ
ワードCPUDIO−7としてCPU201に出力し得
る。メモリデータIJEIJIO−15は、さらに上位
8ピッ)、MEIJI8−15を入力するASI:”I
Iコードラッチ511および下位8ビット匹MIO−7
を入力するASCII属性ラッチ513に供給し得る。Similarly, 16 pinot data transferred from memory 213, namely 1. (gMIo-15 can be output to CPU 201 as two 8-bit data words CPUDIO-7 via a pair of linear data latches 507, 509. Memory data IJEIJIO-15 is further divided into the upper 8 bits), MEIJI8- ASI to enter 15: “I
I code latch 511 and lower 8 bits MIO-7
may be provided to an ASCII attribute latch 513 that inputs.
A19CIIラッチ511,513はASC’■エコー
ドRAM 221からのデータを入力するために使用さ
れる。A19CII latches 511 and 513 are used to input data from ASC'■ecode RAM 221.
ASCI Iコードラッチ511の内容はフォントパタ
ーンRAIJ 225のアドレスの下位8ビットAO−
7としてメモリバスに転送される。上位8ビツトはフォ
ントセレクトレジスタRZ2から入力を受取るフォント
セレクトロジック515により供給される。16ビツト
アドレスはArc I Iコードデータに対応したスク
リーンイメージデータを格納するフォントパターンRA
M225内の特定メモリロクーシゴンをアクセスするの
に使用される。ASCIエコードデータの実際のビット
表示はフォントパターンRAM 225内のアドレスの
一部として使用される。The contents of the ASCI I code latch 511 are the lower 8 bits AO- of the address of the font pattern RAIJ 225.
7 and is transferred to the memory bus. The upper eight bits are provided by font select logic 515, which receives input from font select register RZ2. The 16-bit address is the font pattern RA that stores the screen image data corresponding to the Arc II code data.
Used to access a specific memory locus in M225. The actual bit representation of the ASCI encoded data is used as part of the address in font pattern RAM 225.
フォントパターンRAM 225から戻された2ワード
のデータはフォントデークラッチ517゜519にラッ
チされる。下位8ビツトが、属性処理回路521および
下位8ピクトワードAO−7としてメモリバスに供給す
るラッチ519に入力される。フォントデータラッチ6
17は上位8ビツトを属性処理回路521および上位8
ビットワードA3−15としてメモリー(スに供給する
。フォントデータラッチ517,519から直接転送さ
れたデータビットはメモリー(スによ良
クスクリーンイメージVAM 2 z sに転送される
。The two words of data returned from font pattern RAM 225 are latched into font data clutches 517-519. The lower 8 bits are input to attribute processing circuit 521 and latch 519 which supplies the lower 8 pictowords AO-7 to the memory bus. Font data latch 6
17, the upper 8 bits are sent to the attribute processing circuit 521 and the upper 8 bits.
The data bits transferred directly from the font data latches 517, 519 are transferred to the memory screen image VAM2z as bit words A3-15.
属性処理回路521はデータラッチ517゜519から
一度に8ビツトのデータを受取り、属性制御回路523
により、修飾する。修飾されたデータは出力レギエラー
モードフォントデータラッチ525.527あるいはボ
ールド(強調)モードデータラッチ529T531を介
してメモリバスに供給される。ボールド(低分解能)モ
ードでは、各表示キャラクタはキャラクタセルの2倍に
なる。The attribute processing circuit 521 receives 8 bits of data at a time from the data latches 517 and 519, and the attribute control circuit 523
Modify by. Qualified data is provided to the memory bus via output legi error mode font data latches 525,527 or bold mode data latches 529T531. In bold (low resolution) mode, each displayed character is twice the size of the character cell.
スクリーンイメージデータを格納するスクリーンイメー
ジRAM 223内のアドレスはイメージスタートアド
レスレジスタR24,R25からイメージスタートアド
レスl5AO−15を受取るカウンタ541により発生
される。加算回路543によりオフセット値がカウンタ
541の出力に加算される。このオフセットは加算器5
45により発生され、この加算器545に接続されたラ
ッチ547に格納される。加算器543の出力は16ビ
ツトイメージプレーンアドレス11JPAO−15で構
成され、メモリバスに供給すれる。The address in screen image RAM 223 for storing screen image data is generated by counter 541, which receives image start address l5AO-15 from image start address registers R24, R25. An adder circuit 543 adds the offset value to the output of the counter 541. This offset is added by adder 5
45 and stored in a latch 547 connected to this adder 545. The output of adder 543 consists of a 16-bit image plane address 11JPAO-15 and is provided to the memory bus.
1対のデータラッチ549,55Jが設けらヘループバ
ノクデータLBD 0−15 としてメモリバスからC
PU 201にイメージプレーンアドレスを転送する。A pair of data latches 549 and 55J are provided to output C from the memory bus as data LBD0-15.
Transfer the image plane address to PU 201.
次にラインアドレスラッチ553゜555はメモリバス
からのアドレスを受取り、加算器557を介してカウン
タ541に又はループバックデータとしてCPU 20
1に供給する。Line address latches 553 and 555 then receive the address from the memory bus and pass it to counter 541 via adder 557 or as loopback data to CPU 20.
Supply to 1.
第6図は第5図に示した第2 LCDコントローラ2ノ
アの好適実施例のロジック図である。第6図に示すよう
に、メモリバスは、CPU201およびメモリ213か
らメモリバス@ A O−15を受取る1対の8ビツト
ラツチ601.603を有する。この信号AO−7はラ
ッチ605に転送され、1a4BO−7信号になる。ビ
ットA、8−11はラッチ607に転送されビット匹M
B 8−11になる。ラッチ607からの上位4ビツト
MEMB12−15 ハ表示メモリアドレスマスクレジ
スタR26により供給される。CPU 201に接続さ
れた8ビットデータバスDO−7は、C’PUデータC
PUDOO−07を出力する入力ラッチ609により入
力される。データは出力ラッチ611を介してCPU
201に転送される。第2 LC’Dコントローラ内で
使用されるクロック信号は発振器613により発生され
、ラッチ5rsVcより出力される。FIG. 6 is a logic diagram of a preferred embodiment of the second LCD controller 2NOA shown in FIG. As shown in FIG. 6, the memory bus includes a pair of 8-bit latches 601, 603 that receive memory bus @AO-15 from CPU 201 and memory 213. This signal AO-7 is transferred to latch 605 and becomes the 1a4BO-7 signal. Bits A, 8-11 are transferred to latch 607 and bits M
B becomes 8-11. The upper four bits MEMB12-15 from latch 607 are supplied by display memory address mask register R26. The 8-bit data bus DO-7 connected to the CPU 201 carries C'PU data C
Input by input latch 609 outputting PUDOO-07. Data is sent to the CPU via the output latch 611.
201. The clock signal used within the second LC'D controller is generated by oscillator 613 and output from latch 5rsVc.
セレクトレジスタロジック5a3(、;gs図)はデコ
ーダ621.623およびNANDゲート625−64
5により構成される°。デコーダ617−623への入
力には信号RgosgLo −RgC)iL4が含まれ
る。この信号はラッチ647により出力されるCPUデ
ータビットブトUDIO−CPUD 14から成る。ラ
ッチ621,623は対応するステータスおよび制御レ
ジスタの書込みを制作1するイネーブル信号U R18
WR−UR27WRを出力する。デコーダ623はさら
にリードイネーブル信号であるUR28RD −UR3
1RD を出力する。The select register logic 5a3 (; gs diagram) includes decoders 621, 623 and NAND gates 625-64.
Composed of 5°. Inputs to decoders 617-623 include signals RgosgLo -RgC)iL4. This signal consists of the CPU data bit UDIO-CPUD14 output by latch 647. Latches 621, 623 generate an enable signal U R18 that produces a write of the corresponding status and control register.
Outputs WR-UR27WR. The decoder 623 further outputs a read enable signal UR28RD-UR3.
Output 1RD.
NANDゲート625−σ29および639−645は
それぞれLCDコントロールレジスタライトイネーブル
信号UR9WR−UR25WRを出力する。HANDゲ
ート631−637はLCDコントロールレジスタ+J
−1’コントロ一ル信号UR12RD−UR15RD
を出力する。NAND gates 625-σ29 and 639-645 output LCD control register write enable signals UR9WR-UR25WR, respectively. HAND gates 631-637 are LCD control registers +J
-1' control signal UR12RD-UR15RD
Output.
第7図はCPUアクセスリクエスト信号を発生する回路
701を示す。この回路は第2 LCDコントローラ2
17の動作においである役割を果すけれども、この発明
を理解する上で必要ないので、その詳細な説明を省く。FIG. 7 shows a circuit 701 for generating a CPU access request signal. This circuit is the second LCD controller 2
Although it plays a certain role in the operation of No. 17, a detailed explanation thereof will be omitted as it is not necessary for understanding this invention.
さらに第7図は、入力としてCPUデータC!PUD0
0−07を受取りそれぞれメモリバス151vf138
−15および匹MBO−7に出力する書込みデータラッ
チ503,505の実施例を示す。同様に1人力として
)JMB8−15およびIJMBO−7を受取り、出力
としてCPU 201に転送されるCPIJDIO−7
を出力するリードデータラッチ507,509が示され
ている。Furthermore, FIG. 7 shows CPU data C! as input. PUD0
0-07 respectively memory bus 151vf138
An example of write data latches 503 and 505 output to MBO-15 and MBO-7 is shown. Similarly, CPIJDIO-7 receives JMB8-15 and IJMBO-7 and is transferred to CPU 201 as output.
Read data latches 507 and 509 are shown that output .
第8図乃至第10図は上述したステータスおよびコント
ロールレジスタの実施例を余す。モードコントロールレ
ジスタは、CPUデータCPUD 00−07に従って
プリンクイネーブル信号(BLKENB)、ビデオイネ
ーブル信号(vIDENB)、グラフィックモード信号
(GRAPHIC)および高分解能信号(HIRJ11
3)を選択的に出力するエツジトリガフリップフロップ
ttoxにより実現される。水平表示レジスタR1およ
び垂直表示レジスタR6は同様としてCPUDOQ−0
7を受取るエツジトリガフリップフロップ803.FI
05で実現される。FIGS. 8 through 10 illustrate embodiments of the status and control registers described above. The mode control register controls the link enable signal (BLKENB), video enable signal (vIDENB), graphic mode signal (GRAPHIC) and high resolution signal (HIRJ11) according to CPU data CPUD 00-07.
3) is realized by an edge trigger flip-flop ttox that selectively outputs. Similarly, the horizontal display register R1 and vertical display register R6 are CPUDOQ-0.
Edge-triggered flip-flop 803 . FI
It will be realized in 05.
キャラクタ/イメージバッファの開始アドレス(上位)
を格納するレジスタR12は入力信号CPtTDOO−
07を受取るエツジトリガフリップフロップ1107お
よび入力信号CPTJDIO−7を受取るトランシーバ
1109によシ実現される。レジスタR12に書込むべ
きデータはフリップフロップ807により供給され、同
様にレジスタR12のデータはトランシーバ809を介
して転送される。Character/image buffer start address (upper)
The register R12 that stores the input signal CPtTDOO−
07 and a transceiver 1109 that receives input signal CPTJDIO-7. The data to be written to register R12 is provided by flip-flop 807, and similarly the data in register R12 is transferred via transceiver 809.
キャラクタ/イメージバッファの開始アドレス(下立)
を格納するレジスタR13はエツジトリガフリッププロ
ップ811およびトランシーバ813で実現される。レ
ジスタR13に書込まれるデータはエツジトリガフリッ
プフロップairを介して供給され、レジスタR13か
ら読まれたデータはトランシーバ813を介して転送さ
れる。Character/image buffer start address (lower edge)
The register R13 that stores the R13 is realized by an edge trigger flip-prop 811 and a transceiver 813. Data written to register R13 is provided via edge triggered flip-flop air, and data read from register R13 is transferred via transceiver 813.
レジスタR14であるカーソルアドレス(下立)レジス
タにはエツジトリガフリップフロップ815により供給
される。トランシーバgZ7はレジスタR14に格納さ
れた値をCPU 201に転送する。同様に、カーソル
アドレス(下立)を格納するレジスタR15はエツジト
リガフリップフロップ819およびトランシーバ112
1によシ実現される。The cursor address (lower edge) register, register R14, is supplied by an edge trigger flip-flop 815. Transceiver gZ7 transfers the value stored in register R14 to CPU 201. Similarly, register R15 that stores the cursor address (lower edge) is connected to edge trigger flip-flop 819 and transceiver 112.
1.
最大スキャンラインアドレスを格納するレジスタR9は
エツジトリガフリップフロップ901によシ実現される
。カーソルスタートスキャンラインを制御するレジスタ
RIOはエツジトリガフリップフロップ903により実
現される。インバータ906を介してフリップフロップ
903に接続されたANDゲート905はカーソル禁正
信号08RINHを発生する。カーソルエンドスキャン
ラインを制御するレジスタR11はエツジトリガフリッ
プフロップ907により実現される。Register R9, which stores the maximum scan line address, is implemented by an edge-triggered flip-flop 901. A register RIO that controls the cursor start scan line is implemented by an edge trigger flip-flop 903. AND gate 905 connected to flip-flop 903 via inverter 906 generates cursor inhibit signal 08RINH. The register R11 that controls the cursor end scan line is implemented by an edge trigger flip-flop 907.
フリップフロップ901,903,907は全て入力と
してCPUデータCPUDOO−07を受取る。Flip-flops 901, 903, and 907 all receive CPU data CPUDOO-07 as input.
動作モードレジスタR18、スキャンインターバルセレ
クトレジスタR19、およびブリンクインターバルセレ
クトレジスタR20はそれぞれエツジトリガフリップフ
ロップ909,911、および913で実現される。Operating mode register R18, scan interval select register R19, and blink interval select register R20 are implemented by edge trigger flip-flops 909, 911, and 913, respectively.
下線部およびオーバースキャングロテクションレジスタ
R21、フォントセレクトレジスタR22およびパック
グラウンドカラーレジスタR23はそれぞれエッジトリ
ガフリップフロノプ915.917および919で実現
される。The underline and overscan protection register R21, font select register R22, and background color register R23 are implemented with edge-triggered flip-flops 915, 917, and 919, respectively.
第10図は、それぞれエツジトリガフリップフロップ1
001,1003.1005および1007によシ実現
されるイメージバッファスタートアドレス(上位)レジ
スタR24、イメージバッファスタートアドレス(下位
)レジスタR25、表示メモリマスクレジスタR26、
およびテストモードレジスタR27を示す。マルチプレ
クサ1009はフリップフロップ1005の出力を受取
り、ANDゲート1011.1013゜1015に供給
し、3ビツトの上位アドレスマスクビットを発生する。FIG. 10 shows edge trigger flip-flop 1, respectively.
Image buffer start address (upper) register R24, image buffer start address (lower) register R25, display memory mask register R26, which are realized by 001, 1003, 1005 and 1007,
and test mode register R27. Multiplexer 1009 receives the output of flip-flop 1005 and supplies it to AND gates 1011, 1013, and 1015 to generate three upper address mask bits.
第1テストステータスレジスタR28、第2テストステ
ータスレジスタR29、データループバック(上位)レ
ジスタR30、データループバック(下位)レジスタR
31はトランシーバ1017.101991021およ
び1023を構成し、選択的にデータCPUDIO−7
を出力する。First test status register R28, second test status register R29, data loopback (upper) register R30, data loopback (lower) register R
31 configures transceivers 1017.101991021 and 1023 and selectively transmits data CPUDIO-7
Output.
第11図および12図は、メモリ213をアクセスする
タイミング信号を含む第2 LCDコントローラ217
r内で使用されるタイミングおよび制御信号を発生する
。さらに、第11図にはLCD 209 、 CPU
201およびメモリ213へのアクセスを制御する信号
LCD8fCL 、 CPU8ELおよび5CNSEL
を出力するDタイプフリップフロップ1103を含むプ
ライオリティエンコーダ1101が示されている。タイ
ミング回路の機能はこの発明の理解に必要無いのでその
詳細な記述を省略する。11 and 12 show a second LCD controller 217 that includes timing signals for accessing memory 213.
Generates timing and control signals used within r. Furthermore, FIG. 11 shows an LCD 209, a CPU
Signals that control access to 201 and memory 213 LCD8fCL, CPU8EL and 5CNSEL
A priority encoder 1101 is shown including a D-type flip-flop 1103 that outputs . Since the function of the timing circuit is not necessary for understanding the present invention, a detailed description thereof will be omitted.
第13図はさらにタイミングおよびコントロール信号を
発生する回路を示す。スキャンコントロールシーゲンサ
1301はASCI IコードRAM 221を読み、
フォントパターンRAM 225をアクセスし、スクリ
ーンイメージデータをスクリーンイメージRAM 22
3に書込むためのタイミングおよびコントロール信号を
発生する。FIG. 13 further shows circuitry for generating timing and control signals. Scan control sequencer 1301 reads ASCI I code RAM 221,
The font pattern RAM 225 is accessed and the screen image data is stored in the screen image RAM 22.
Generate timing and control signals for writing to 3.
第14図は、水平表示レジスタR1,垂直表示レジスタ
R6および最大スキャンラインアドレスレジスタR9に
接続されたカウンタおよびコンパレータ(第5図)の実
施例を示す。水平キャラクタカウンタ1401はレジス
タR1の内容に対応した第1人力群HDISPO−7お
よびカウンタ1405.1407により発生される第2
人力群を有するコンパレータ1403を有している。カ
ウンタ1405および1407はASC’IIコードキ
ャラクタが第2 LCDコントローラ217によりスク
リーンイメージキャラクタKf換される毎にインクリメ
ントされる。カウンタ1405,1407に格納された
カウント値はレジスタR1に格納された現在の値に等し
い。ラインエンド信号IJNENDはDフリップフロッ
プ1409により発生される。FIG. 14 shows an embodiment of the counter and comparator (FIG. 5) connected to horizontal display register R1, vertical display register R6 and maximum scan line address register R9. The horizontal character counter 1401 corresponds to the contents of the register R1 and the second character generated by the first human power group HDISPO-7 and the counters 1405 and 1407.
It has a comparator 1403 with a human power group. Counters 1405 and 1407 are incremented each time an ASC'II code character is converted into a screen image character Kf by the second LCD controller 217. The count values stored in counters 1405 and 1407 are equal to the current value stored in register R1. Line end signal IJNEND is generated by D flip-flop 1409.
垂直ラインカウンタ14z1は、垂直表示レジスタR6
により供給される第1人力群■l5PO−7およびカウ
ンタ1415,1417により供給される第2人力群を
有したコンパレータ1413を有している。カウンタ1
415゜1417はL I MgND信号によシインク
リメントされ、スクリーンイメージRAM 22 J内
に格納されたライン番号を格納する。カウンタ1415
゜1417/C格納されたライン番号が垂直表示レジス
タR6の現在値に等しいとき、Dフリラグフロップ14
19はフレームエンド信% tJFRAIJENDを発
生する。The vertical line counter 14z1 is connected to the vertical display register R6.
It has a comparator 1413 having a first human power group 15PO-7 supplied by 15PO-7 and a second human power group supplied by counters 1415 and 1417. counter 1
415°1417 is incremented by the L I MgND signal and stores the line number stored in the screen image RAM 22J. counter 1415
゜1417/C When the stored line number is equal to the current value of the vertical display register R6, the D free lag flop 14
19 generates a frame end signal %tJFRAIJEND.
文字行アドレスカウンタ1421は最大スキャンライン
アドレスレジスタR9の内容を受取る第1人力群と、カ
ウンタ1425に格納された値を受取る第2人力群を有
したコンパレータ1423から成る。カウンタ1423
の出力は最大行コントロール信号MAXROWである。Character line address counter 1421 consists of a comparator 1423 having a first group receiving the contents of maximum scan line address register R9 and a second group receiving the value stored in counter 1425. counter 1423
The output of is the maximum row control signal MAXROW.
第15図はフォントデータラッチ517゜519、AS
CIIコードラッチ511および属性ラッチ513の実
施例を示す。ASCIIコードワードに相関する属性の
値は属性ラッチにより出力され、プリンクビット(BL
BIT ) 、バックグラウンドレッド(BGRED
) 、バックグラウンドグリーン(BGGRN ) 、
バックグラウンドブルー(BGBLU )、輝変ピット
(xBrT)、フォーグラウンドレッド(FC)RED
) 、フォーブラウンドグ!J −ン(FGGREN
) 、およびフォーグラウンドブルー(FGBLU
)の制御信号を含む。Figure 15 shows font data latch 517°519, AS
An example of a CII code latch 511 and an attribute latch 513 is shown. The value of the attribute correlated to the ASCII codeword is output by the attribute latch and the plink bit (BL
BIT ), background red (BGRED
), background green (BGGRN),
Background blue (BGBLU), bright change pit (xBrT), foreground red (FC) RED
), Four Brown Dogs! J-n (FGGREN)
), and Forground Blue (FGBLU
) control signals.
信号BGRED、 BGGRNおよびBGBLUはカラ
ーエミエレータマルチブレクサ1510の選択信号とし
て使用される。マルチプレクサ1510に対する入力は
、バックグラウンドテーブルレジスタR23の実施例で
あるエツジトリガフリップフロップ919の出力から成
る。LCD 209は赤、緑、青の色を表示できないの
で、カラーエミエレータマルチプレクサ1501はBG
RgD 。Signals BGRED, BGGRN and BGBLU are used as selection signals for color emulator multiplexer 1510. The input to multiplexer 1510 consists of the output of edge triggered flip-flop 919, which is an embodiment of background table register R23. Since the LCD 209 cannot display red, green, and blue colors, the color emitter multiplexer 1501
RgD.
BGG囲、およびBGBLUの値に応じて表示209上
の背景を明るくするか暗くするかを選択する。It is selected whether to make the background on the display 209 brighter or darker depending on the BGG surround and the BGBLU value.
第15図は、カウンタ1425の出力ROWO−3をカ
ーソルスタートスキャンラインレジスタRIOのカクン
ト値およびカーソルエンドスキャンラインレジスタR1
1Oカクント値をそれぞれ比較するコンパレータ150
5および1507を有するカーソルタイミング回路15
03の実施例を示す。ANDゲート1509の入力はコ
ンパレータ1505,1507の出力に接続されている
。ANDゲー) J 509の出力C3RPO8社LC
D 209上のカーソルの表示を制御する。FIG. 15 shows how the output ROWO-3 of the counter 1425 is combined with the kakunt value of the cursor start scan line register RIO and the cursor end scan line register R1.
Comparator 150 for comparing 1Ocacunto values respectively
Cursor timing circuit 15 with 5 and 1507
Example 03 is shown below. The input of AND gate 1509 is connected to the outputs of comparators 1505 and 1507. AND game) J509 output C3RPO8 company LC
Controls the display of the cursor on D 209.
白黒モード属性デコーダ1511は、キャラクタの全画
素を白として表示する無表示白制御tW号UNDWH’
l’およびキャラクタの全画素を黒で表示する無表示黒
び制御1言号NDBLKを発生する。The monochrome mode attribute decoder 1511 performs a non-display white control tW UNDWH' that displays all pixels of the character as white.
A non-display darkening control word NDBLK for displaying l' and all pixels of the character in black is generated.
デコーダ1511は、さらに相関するキャラクタセルの
全−素を反転した値で表示する反転ビデオ信号RVVI
Dを発生する。The decoder 1511 further outputs an inverted video signal RVVI that displays all elements of the correlated character cells with inverted values.
Generates D.
下線タイミングジェネレータxs1sh、一方の入力群
がカウンタ1425の出力値を受取り、他方の入力群が
下線位置レジスタR21に格納された値を受取るカウン
タ1515を有している。カウンタ1513およびデコ
ーダ1511の出力に接続されたANDゲー)J5Z7
は下線制御信号LNUNDgRを発生する。The underline timing generator xs1sh has a counter 1515, one set of inputs receiving the output value of the counter 1425, and the other set of inputs receiving the value stored in the underline position register R21. AND game) J5Z7 connected to the output of counter 1513 and decoder 1511
generates an underline control signal LNUNDgR.
第16図は第5図の属性回路521の実施例である。1
対のトランシーバ1601および1603f−Jフォン
トデータライン5Z7および519から並列に2データ
ワード(16ビツト)を受取シ、各々8ビツトの2つの
シリアルデータワードにfiする。次に各8ビツトデー
タワードは属性ビットに従って並列に処理され、8ビツ
トフオントデータワードFWRDO−7を発生する。各
ビットは同じように処理されるので、ピッ)OKついて
のみ詳細に説明する。FIG. 16 is an embodiment of the attribute circuit 521 shown in FIG. 1
Transceivers 1601 and 1603f--J receive two data words (16 bits) in parallel from font data lines 5Z7 and 519 and form them into two serial data words of 8 bits each. Each 8-bit data word is then processed in parallel according to the attribute bits to generate 8-bit font data word FWRDO-7. Since each bit is processed in the same way, only the (beep) OK bit will be described in detail.
ビットOは2人力ORゲート1605の一方の入力とし
て印加される。ORゲート1605の他方の入力には、
信号り、NUNDERおよびNDBLKを入力とするO
Rゲー)75177の出力が入力される。LNUNDg
R又はNDBL、にのいずれかが1(TRUE)にセッ
トされるとORゲート1605の出力は1となシ、ビッ
ト0に対応する表示部209の画素氷点く表示される。Bit O is applied as one input to a two-way OR gate 1605. The other input of OR gate 1605 has
signal, NUNDER and NDBLK as inputs
R game) 75177 output is input. LNUNDg
When either R or NDBL is set to 1 (TRUE), the output of the OR gate 1605 becomes 1, and the pixel of the display section 209 corresponding to bit 0 is displayed in a frozen state.
ORゲート1605の出力はANDゲー) 1609の
一方の入力に印加される。ANDゲー) 1609は、
LCD’θ9の選択された位置の画素の点滅制御に基づ
いたいくつかの機能を行う。この1つの機能としては、
黒と白の中間の1着調として見えるように非常に高速に
点滅を生じる半階調がある。この機能は高周波の減光イ
ネーブル信号D rWMおよび高周波の減光点滅クリッ
ク信号DI虐LKを受取るNANDゲート1611によ
り実現される。ANDゲート1611はスイッチとして
機能し、高速でビットOに対応する画素をオン、オフす
る。このスイッチングはANDゲートの第2人力を介し
て行われる。The output of OR gate 1605 is applied to one input of AND gate 1609. AND game) 1609 is
It performs several functions based on blinking control of pixels at selected positions on the LCD'θ9. This one function is
There is a half tone that blinks very rapidly so that it appears as one tone between black and white. This function is accomplished by a NAND gate 1611 that receives a high frequency dimming enable signal DrWM and a high frequency dimming blinking click signal DIBRLK. AND gate 1611 functions as a switch and turns on and off the pixel corresponding to bit O at high speed. This switching is done via the second input of the AND gate.
画素は視覚的に認識できる速さで点滅することができる
。これはANDゲート1613およびHANDゲート1
615によシ行われる。画素の点滅は、HANDゲート
1615の一方の入力である点滅ビットBLBITによ
り制御される。NANDゲート1615の他方の入力は
ANDゲート1613の出力である。ANDゲート16
13点滅クロりク信号CHARBLKに従って点滅周波
信号を出力する。Pixels can flash at a rate that is visually perceptible. This is AND gate 1613 and HAND gate 1
615. Pixel blinking is controlled by the blinking bit BLBIT, which is one input to HAND gate 1615. The other input of NAND gate 1615 is the output of AND gate 1613. AND gate 16
13 Outputs a blinking frequency signal according to the blinking clock signal CHARBLK.
ANDゲート1609の出力はORゲート1617の一
方の入力に印加される。ORゲー) 1617の他方の
入力にはカーソル点滅ANDゲート1619の出力が印
加される。カーソル位置がビットOに相関する画素を有
している場合、画素はカー・ツル点滅クロック信号C’
8RBLKにより決定される割合で点滅される。カーソ
ル点滅クロック信号C3RBLKの周波数は、文字点滅
クロック信号CHARBLKの周波数と異る、例えば2
倍であることが望しい。この結果、2つの信号が視覚的
に識別し得る。The output of AND gate 1609 is applied to one input of OR gate 1617. The output of the cursor blinking AND gate 1619 is applied to the other input of the OR game 1617. If the cursor position has a pixel correlated to bit O, then the pixel is
It blinks at a rate determined by 8RBLK. The frequency of the cursor blinking clock signal C3RBLK is different from the frequency of the character blinking clock signal CHARBLK, for example, 2
It is desirable to double the amount. As a result, the two signals can be visually distinguished.
ORゲート1617の出力はNORゲート1621の一
方の入力に供給される。NORゲー) 1621の他方
の入力には、カラーエミエレータ信号BGDARKおよ
びRVV IDを受取るORゲートの出力である。OR
ゲート1613はビット0の値を変化させ背景カラーす
なわち黒又は白の選択によ)カラー表示をエミユレート
する。The output of OR gate 1617 is provided to one input of NOR gate 1621. The other input of 1621 is the output of an OR gate that receives the color emitter signals BGDARK and RVV ID. OR
Gate 1613 changes the value of bit 0 to emulate a color display (by selecting the background color, black or white).
第12図はLCD 209の高分解モードを遂行する回
路およびラッチ回路525乃至531の実権例を示す。FIG. 12 shows an example of the implementation of the circuits and latch circuits 525-531 that implement the high resolution mode of the LCD 209.
高分解能モードでは、各キャラクタは低分解モードの2
倍のキャラクタセルを有している。これは、1対の画素
が同一である4対の画素を制御する値を有するデータワ
ード群を発生することにより行われる。In high-resolution mode, each character has two characters in low-resolution mode.
It has twice as many character cells. This is done by generating data words having values that control four pairs of pixels, one pair of pixels being identical.
属性処理回路521の出力、すなわちフォントデータ信
号FWRDO−7はデータラッチ回路527゜525(
第17図)に供給され、高分解能モードではそれぞれ信
号匹1a8−15およびMgMBO−7として出力され
る。The output of the attribute processing circuit 521, that is, the font data signal FWRDO-7 is sent to the data latch circuit 527°525(
(FIG. 17), and in high resolution mode are output as signal bodies 1a8-15 and MgMBO-7, respectively.
通常の分解能(低分解能)モードでは、フォントデータ
ワードのビットFWRD4−7はラッチ回路529に供
給され、7オンドデータワードのビットFWRD8−3
はラッチ回路531に供給される。データビットFWR
D7はラッチ回路529の入力6および7に供給される
のでピッ) MEMB14および四MB/15は等しい
値を有する。同様に、ラッチ回路529の入力4および
5はFWRD6の値にセットされるので、ビットMEM
B12および140MB13は等しい値を有する。ピッ
) FWRDO−5の各ビットは同様にランチ回路52
9および531の出力ビットVEMBO−11にコピー
される。In normal resolution (low resolution) mode, bits FWRD4-7 of the font data word are fed to the latch circuit 529, and bits FWRD8-3 of the font data word are fed to the latch circuit 529.
is supplied to the latch circuit 531. Data bit FWR
Since D7 is supplied to inputs 6 and 7 of latch circuit 529, MEMB14 and 4MB/15 have equal values. Similarly, inputs 4 and 5 of latch circuit 529 are set to the value of FWRD6, so bit MEM
B12 and 140MB13 have equal values. ) Each bit of FWRDO-5 is similarly connected to the launch circuit 52.
9 and 531 output bits are copied to VEMBO-11.
高分解モードが低分解能モードかの選択は属性ビットE
’l工REBにより行われる。グラフィックモードフォ
ントデータ入力FDO−15はラッチ回路1701.1
703を介してメモリバス匹MBO−15に転送される
。Attribute bit E selects whether high resolution mode or low resolution mode
It is carried out by REB. Graphic mode font data input FDO-15 is latch circuit 1701.1
703 to the memory bus MBO-15.
第18図は、ASCII コードRAM 221に格納
されたASCI Iコードワードのアクセスを可能にし
、表示画像データへのf洟をフォントデータを参照して
行うことができるように、ASCIIコードRAM 2
21のアドレスを発生する回路を示す。ASCIIコー
ドRAdスタートアドレスは、コードバッファアドレス
カウンタZ 1? OZ 、1803゜1805および
Z 80’7への入力としてレジスタR12,R13に
よシ供給される。カウンタ1sor、xttos、1t
tosおよび1807に格納された値はインクリメント
され、ASCIIコードRAV 221に格納されたA
SCI Iコードワードのアドレスを順次出力する。FIG. 18 shows that the ASCII code RAM 221 is used to access the ASCII code word stored in the ASCII code RAM 221 so that display image data can be accessed by referring to font data.
21 shows a circuit that generates 21 addresses. The ASCII code RAd start address is code buffer address counter Z1? OZ, 1803°1805 and Z80'7 are provided as inputs to registers R12, R13. counter 1sor, xttos, 1t
The value stored in tos and 1807 is incremented and the value stored in ASCII code RAV 221 is
Sequentially outputs addresses of SCI I codewords.
一7ンパレータ1809,11111はASCII コ
ードバッファアドレスの出力を現在のカーソルアドレス
と比較し、その結果に応じて信号CURfEIORおよ
びUCUR8ORをセットする。上述した如く、CUR
80R信号は、カーソルのロケーシーヨンを特定するた
めに、選択された画素の点滅を制御するのに用いられる
。Comparators 1809 and 11111 compare the output of the ASCII code buffer address with the current cursor address and set signals CURfEIOR and UCUR8OR accordingly. As mentioned above, CUR
The 80R signal is used to control the blinking of selected pixels to identify the location of the cursor.
第19図はフォントデータRAM 225に格納された
フォントデータヘアクセスすることによりASCIIコ
ードデータを変換し、得られた画像データを格納する表
示画1象RAM 22 j内のアドレスを発生する画1
象データアドレス発生器を使用した回路を示す。次のラ
インアドレスラッチ回路653.555はメモリバスか
らメモリアドレスIJEMBO−15を受取り、そのア
ドレスをテスト用のループバックデータLBDO−15
としてラッチ回路549,551に転送する。ラッチ回
路の出力はさらにインクリメント回路1901−190
7に供給され、そこでMEl、(BO−15の値が+1
される。インクリメントされたアドレスはトランシーバ
1909.1911に供給される。FIG. 19 shows a display screen 1 for converting ASCII code data by accessing font data stored in the font data RAM 225 and storing the obtained image data; and a screen 1 for generating an address in the RAM 22j.
Figure 3 shows a circuit using an image data address generator. The next line address latch circuits 653 and 555 receive the memory address IJEMBO-15 from the memory bus and transfer the address to the test loopback data LBDO-15.
The data is transferred to the latch circuits 549 and 551 as such. The output of the latch circuit is further incremented by circuits 1901-190.
7, where the value of ME1, (BO-15 is +1
be done. The incremented address is provided to transceivers 1909.1911.
1対のトランシーバ1913.1915はレジスタR2
4,R25から画鐵スタートアドレスを受取る。トラン
シーバ1909.1911の内容あるいはトランシーバ
Z 923 、1915の内容は、カウンタ1917−
1923を構成する画像プレーンベースアドレスカウン
タに選択的に供給される。カウンタ19 Z 7−19
23は、キャラクタセル内の全画素がAs(Jエコード
データからスクリーン画象データに変換される毎に1だ
けインクリメントされる。従ってカウンタ1917−1
923はキャラクタセル内の一番上の行の画素に対応す
るアドレスを格納する。カウンタ1917−1923は
、ASCIIコードRAM 22 lの最終行の最後の
文字が処理されると、トランシーバ1913.1915
に格納された値にセットされる。A pair of transceivers 1913.1915 is connected to register R2
4. Receive the picture iron start address from R25. The contents of transceivers 1909 and 1911 or the contents of transceivers Z 923 and 1915 are stored in counters 1917-
1923 is selectively supplied to the image plane base address counter comprising 1923. Counter 19 Z 7-19
23 is incremented by 1 every time all pixels in the character cell are converted from As(J echo data to screen image data. Therefore, the counter 1917-1
923 stores the address corresponding to the top row pixel in the character cell. Counters 1917-1923 are set in transceiver 1913.1915 when the last character of the last line of ASCII code RAM 22l is processed.
is set to the value stored in .
第20図はLCD 209に表示される1ラインの文字
の畢初に対応するスクリーンイメージRAM 223内
のアドレスを発生する回路を示す。FIG. 20 shows a circuit for generating an address in screen image RAM 223 that corresponds to the end of a line of characters displayed on LCD 209.
トランシーバ2001.2003は高分解能および低分
解能モードにおけるLCD 209の表示ラインの文字
数に対応する値を格納する。この値は、レジスタR1に
よりプリセットされる。Transceivers 2001.2003 store values corresponding to the number of characters in the display line of LCD 209 in high resolution and low resolution modes. This value is preset by register R1.
高分解能モードがf(rRgsにより表示される場合、
トランシーバ2001に格納される値E(DISPO−
7は行オフセットラッチ回路2005に転送される。低
分解能モードが信号IJHrRESによシ示される場合
、HDISPI −HDISP?すなわちトランシーバ
2003に格納されているI−ZDI!3PO−7の値
の半分に等しい値が行オフセットラッチ回路2005に
供給される。If high resolution mode is indicated by f(rRgs,
Value E (DISPO-) stored in transceiver 2001
7 is transferred to the row offset latch circuit 2005. If low resolution mode is indicated by signal IJHrRES, HDISPI-HDISP? That is, I-ZDI! stored in transceiver 2003! A value equal to half the value of 3PO-7 is provided to row offset latch circuit 2005.
行オフセットラッチ回路は、加算器2007゜2009
により入力として最初に受取った値の1倍に対応するイ
メージオフセット信号rMOFFO−11を発生する加
算器2001−2011お 、よびラッチ回路2013
−2017で構成される。値Nは、現在スクリーンイメ
ージRAM 223に格納されているライン番号に等し
い。従って、IMOFFO−11は、LCD 209に
表示されるラインの開始に常に相当する値である。The row offset latch circuit is an adder 2007゜2009
adders 2001-2011 and latch circuits 2013, which generate image offset signals rMOFFO-11 corresponding to one time the value initially received as input;
- Consists of 2017. The value N is equal to the line number currently stored in screen image RAM 223. Therefore, IMOFFO-11 is the value that always corresponds to the start of the line displayed on LCD 209.
実行アドレス、すなわち現在処理しているスクリーンイ
メージデータを格納するスクリーンイメージRAM 2
2 J内の物理アドレスエMPAO−15は加算器20
19−2025によシ発生される。Screen image RAM 2 that stores the execution address, that is, the screen image data currently being processed.
2 Physical address in J MPAO-15 is added by adder 20
19-2025.
加算器2019−2025は信号工MOFFO−11に
よシ表わぢれるラインアドレスを文字アドレスIIJP
AO−15に加算する。Adders 2019-2025 convert the line address represented by signal engineer MOFFO-11 to character address IIJP.
Add to AO-15.
第21図は、ASCI Iコード鮎M 221のアドレ
スが処理されているのか、それともスクリーンイメージ
RAM 223のアドレスが処理されているのかを制御
する信号UCBRBNBを発生するスキャンアドレスコ
ントロール信号発生器を使用する1路2101を示す。FIG. 21 uses a scan address control signal generator to generate a signal UCBRBNB that controls whether an address in ASCI I code AyuM 221 or an address in screen image RAM 223 is being processed. 1 road 2101 is shown.
フォントセレクタ回路2103は、1対のトランシーバ
2105゜2107により出力されるメモリアドレスI
JEMBO−15のピットMEIJBIOおよびME)
JBIIを発生するために設けられている。このように
、7オントデ一タRAM 225内に格納された2つの
フォントデータの1つが選択的にアクセスし得る。The font selector circuit 2103 receives the memory address I output by the pair of transceivers 2105 and 2107.
JEMBO-15 pit MEIJBIO and ME)
It is provided to generate JBII. In this manner, one of the two font data stored in the 7-ont data RAM 225 may be selectively accessed.
第22図は、スキャンインターバルレジスタR19に格
納された信号SC!NIVO−7を受取る第1の入力群
と、1対のカウンタ2205,2207の出力を受取る
第2の入力群を有するコンバレーpzzosf、含むス
キャンインターバルセレクタ回路2201を示す。信号
UCHI8Tは、メモリ213のスキャンとASCII
コードデータからスクリーンイメージデータへの変換を
開始するためにコンパレータ203の出力から発生さレ
ル。スキャンインターバルはレジスタR19のカウンタ
を介して選択可能である。最も長いインターバルでメモ
リをリフレッシュすることにより電力の節約を計ること
ができる。FIG. 22 shows the signal SC! stored in the scan interval register R19. A scan interval selector circuit 2201 is shown including a combiner pzzosf having a first set of inputs receiving NIVO-7 and a second set of inputs receiving the outputs of a pair of counters 2205, 2207. The signal UCHI8T is used for scanning the memory 213 and for ASCII
generated from the output of comparator 203 to initiate the conversion from code data to screen image data. The scan interval is selectable via the counter in register R19. Power can be saved by refreshing memory at the longest interval.
クロック分周回路2209は異る周波数を有するクロッ
ク信号RATEO−7を発生する。これにより、異る周
波数を有した、上述の点滅制御信号CHARBLK 、
C3RBLKおよびDIMBLKを発生するための点
滅インターバルセレクタ回路2211をイネーブルにす
る。Clock frequency divider circuit 2209 generates clock signals RATEO-7 having different frequencies. This results in the above-mentioned blinking control signals CHARBLK, CHARBLK, having different frequencies.
Enable blink interval selector circuit 2211 for generating C3RBLK and DIMBLK.
第23図および第24図はメモリ213、およびメモリ
と入出力デコーディングのための回路の実施例を示す。23 and 24 show an embodiment of memory 213 and circuitry for memory and input/output decoding.
メモリ213の動作の態様および第23図および第24
図に示す種々の回路は、当業者にはここで述べた第2
LCDコントローラ217の記述から明らかであシ第2
3図および第24図の付加的記述は必要無い。Mode of operation of memory 213 and FIGS. 23 and 24
The various circuits shown in the figures will be understood by those skilled in the art
It is clear from the description of the LCD controller 217 that the second
No additional description of FIGS. 3 and 24 is necessary.
第1(a)図乃至第1(C)図はこの発明が適用された
表示装置および表示制御回路を用いたポータプルコンビ
エータの図、第2(a)図乃至第2(b)図はこの発明
が適用されたコンビエータおよび表示システムのブロッ
ク図、第3(a)図乃至第3(e)図はこの発明が適用
されたシステム内の表示装置および表示メモリ間の関係
を概略的に示す図、WJ4図はこの発明が適用されたコ
ンビエータシステムにおけるLCDにスクリーン画像デ
ータを転送する制御回路の詳細ブロック図、第5図はこ
の発明が適用されたコンビエータシステムにおいてAS
CI Iコードデータをスクリーン画像データに変換す
る制御回路の詳細ブロック図、および第6図乃至第24
図は第5図の制御回路の実施例を示す詳細回路図である
。
201・・・プロセッサ、203・・・内部ハス、20
9・・・LCD、211・・・表示制御回路、213・
・・表示メモリ、219・・・第1 LCD制御回路、
217・・・第2 LCD制御回路、221・・・AB
CI IコードRAM、225・・・フォントパターン
RAM0出願人代理人 弁理士 鈴 江 武 彦1、
事件の表示
特願昭60−183152号
2、発明の名称
手暗調画像表示用液晶表示装置を制御するシステム
3、補正をする者
事件との関係 特許出願人
データ蓼ノエネラル・コーポレーション4、代理人
昭和60年11月26日
6、補正の対象1(a) to 1(C) are diagrams of a portable combinator using a display device and a display control circuit to which the present invention is applied, and FIGS. 2(a) to 2(b) are diagrams of this A block diagram of a combiator and a display system to which the invention is applied; FIGS. 3(a) to 3(e) are diagrams schematically showing the relationship between a display device and a display memory in the system to which the invention is applied; , WJ4 is a detailed block diagram of a control circuit that transfers screen image data to the LCD in a comviator system to which this invention is applied, and FIG.
Detailed block diagram of a control circuit that converts CI I code data into screen image data, and FIGS. 6 to 24
This figure is a detailed circuit diagram showing an embodiment of the control circuit of FIG. 5. 201... Processor, 203... Internal lotus, 20
9...LCD, 211...Display control circuit, 213.
...display memory, 219...first LCD control circuit,
217...Second LCD control circuit, 221...AB
CI I code RAM, 225... Font pattern RAM 0 Applicant's agent Patent attorney Suzue Takehiko 1,
Display of the case Japanese Patent Application No. 183152/1983 2 Title of the invention System for controlling a liquid crystal display device for hand-tone image display 3 Person making the amendment Relationship to the case Patent applicant data Taino Energy Corporation 4, Agent November 26, 1985 6, subject to amendment
Claims (1)
又は第2の階調を表示させる第2の値のいずれかを有し
、前記表示装置に表示されるデータを受取る手段と; 前記表示装置に前記データを供給する手段 と;および 前記データを受取る手段と前記データを供 給する手段との間に接続され、前記表示されるデータが
第1の値を有しているとき、第3の階調を有したデータ
を定常的に表示しているように見せるのに十分な切換率
で前記表示されるデータと前記第2値を有したデータと
を交互に供給するスイッチ手段とを有し、第1階調と第
2階調の中間の第3階調データを表示するために第1階
調データおよび第2階調データを表示することのできる
液晶表示装置用制御システム。 2、前記表示装置は、前記第1の値を有したデータに応
答して前記第1階調を表示するようにターンオンする表
示画素と、第2の値を有したデータに応答して第2階調
を表示するようにターンオフする表示画素のマトリクス
で構成され、前記スイッチ手段は、 前記切換率に等しい周波数を有したクロッ クパルス源と; 前記データを受取る手段から前記データを 受取る第1の入力端子と、第2入力端子と、および前記
データを供給する手段に接続された出力端子を有した第
1のANDゲート回路と;および 前記クロックパルスを前記第2入力端子に 選択的に供給し、前記クロックパルスの周波数により作
られる繰返し率で、前記出力端子により、前記受信手段
により受信された前記第1の値を有するデータを、前記
第2の値を有するデータと交替的に出力させるゲート回
路とで構成されることを特徴とする特許請求の範囲第1
項記載のシステム。 3、前記ゲート回路は、前記クロックパルスを受取る第
1の入力端子と、前記第3の階調の表示を可能にする、
くすんだ色イネーブル信号を受取る第2入力端子と、前
記第1ANDゲート回路の第2入力端子に接続された出
力端子とで構成されることを特徴とする特許請求の範囲
第2項記載のシステム。[Claims] 1. The display device has either a first value for displaying a first gradation on a display device or a second value for displaying a second gradation, and is displayed on the display device. means for receiving data to be displayed; means for supplying the data to the display device; and connected between the means for receiving data and the means for supplying data, wherein the data to be displayed is a first value. , the displayed data and the data having the second value are switched at a switching rate sufficient to make it appear as if the data having the third gradation is being displayed constantly. switch means for alternately supplying the data, and is capable of displaying the first gradation data and the second gradation data in order to display third gradation data intermediate between the first gradation and the second gradation. Control system for liquid crystal display devices. 2. The display device includes a display pixel that is turned on to display the first gray scale in response to data having the first value, and a second display pixel that is turned on to display the first gray level in response to data having the second value. comprising a matrix of display pixels turned off to display a gray scale, said switching means comprising: a clock pulse source having a frequency equal to said switching rate; and a first input receiving said data from said data receiving means. a first AND gate circuit having a terminal, a second input terminal, and an output terminal connected to the means for providing data; and selectively providing the clock pulse to the second input terminal; a gate circuit that causes the output terminal to alternately output data having the first value received by the receiving means with data having the second value at a repetition rate created by the frequency of the clock pulse; The first claim characterized in that it consists of
System described in section. 3. The gate circuit has a first input terminal that receives the clock pulse and enables display of the third gray level.
3. The system of claim 2, further comprising a second input terminal for receiving a dull color enable signal and an output terminal connected to the second input terminal of the first AND gate circuit.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US64313284A | 1984-08-22 | 1984-08-22 | |
US643132 | 1984-08-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61129625A true JPS61129625A (en) | 1986-06-17 |
Family
ID=24579481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18315285A Pending JPS61129625A (en) | 1984-08-22 | 1985-08-22 | System for controlling semicontrast image display liquid crystal display |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS61129625A (en) |
CA (1) | CA1241135A (en) |
-
1985
- 1985-08-16 CA CA000488872A patent/CA1241135A/en not_active Expired
- 1985-08-22 JP JP18315285A patent/JPS61129625A/en active Pending
Also Published As
Publication number | Publication date |
---|---|
CA1241135A (en) | 1988-08-23 |
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