JPS61125666A - チャネルパス選択方法 - Google Patents
チャネルパス選択方法Info
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- JPS61125666A JPS61125666A JP24683884A JP24683884A JPS61125666A JP S61125666 A JPS61125666 A JP S61125666A JP 24683884 A JP24683884 A JP 24683884A JP 24683884 A JP24683884 A JP 24683884A JP S61125666 A JPS61125666 A JP S61125666A
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- channel path
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- chc15
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電子計算機のチャネルサブシステムにおけるチ
ャネルパス選択方式に関する。
ャネルパス選択方式に関する。
近年、電子計算機の人出カチャネルに新しい概念が採り
入れられてきた。IBM社発行の刊行物r I B
M 5ys11.em/ 3 7 0 E
xtended Archiしecしure Pr
1nciples of 0perationJ
(S A 2 2 −7085−0)のCha
pヒer13でこの新しい概念の紹介が、またChap
ter 14〜17でその詳細な動作説明がなされてい
る。これによれば、入出力処理は、入出力装置と一対一
に対応したサブチャネルとチャネルパスを制御するチャ
ネルサブシステムにより実行される。
入れられてきた。IBM社発行の刊行物r I B
M 5ys11.em/ 3 7 0 E
xtended Archiしecしure Pr
1nciples of 0perationJ
(S A 2 2 −7085−0)のCha
pヒer13でこの新しい概念の紹介が、またChap
ter 14〜17でその詳細な動作説明がなされてい
る。これによれば、入出力処理は、入出力装置と一対一
に対応したサブチャネルとチャネルパスを制御するチャ
ネルサブシステムにより実行される。
第4図にこのチャネルサブシステムの概念図を示す。第
4図の構成例では、2台の中央処Jilfilili(
CPU)/Oと11がチャネルサブシステム12に接続
され、このチャネルサブシステム12のサブチャネル1
4は4本のチャネルパス16A〜16D@介シテ入出力
装置! (Ilo)l 8と接続される。サブチャネル
14とチャネルパス16A〜16Dの間にはチャネルパ
ス選択手段15が介在する。このチャネルパス選択手段
15.は、具体的にはチャネル制御袋1! (CHC)
である、また。
4図の構成例では、2台の中央処Jilfilili(
CPU)/Oと11がチャネルサブシステム12に接続
され、このチャネルサブシステム12のサブチャネル1
4は4本のチャネルパス16A〜16D@介シテ入出力
装置! (Ilo)l 8と接続される。サブチャネル
14とチャネルパス16A〜16Dの間にはチャネルパ
ス選択手段15が介在する。このチャネルパス選択手段
15.は、具体的にはチャネル制御袋1! (CHC)
である、また。
チャネルパス16A−160と入出力装置18の間は1
1準的なI/Oインタフェースで、入出力制御装置1(
CU)13内のチャネルスイッチ17を介し、て接続さ
れている。第4図は、1つのサブチャネルからそれに対
応するIloへ至る経路が複数チャネルあり、その経路
選択はチャネルサブシステムにより遂行されることを示
している。
1準的なI/Oインタフェースで、入出力制御装置1(
CU)13内のチャネルスイッチ17を介し、て接続さ
れている。第4図は、1つのサブチャネルからそれに対
応するIloへ至る経路が複数チャネルあり、その経路
選択はチャネルサブシステムにより遂行されることを示
している。
なお、第4図には、サブチャネルとIloが1組のみ示
されているが、実際には多数の組が存在することは云う
までもない。また、一つのIloに対するチャネルパス
が4本であるということ。
されているが、実際には多数の組が存在することは云う
までもない。また、一つのIloに対するチャネルパス
が4本であるということ。
及び、接続されるCPUが2台であるということは、か
かるチャネルサブシステムにとって本質的なことではな
い。
かるチャネルサブシステムにとって本質的なことではな
い。
次に、第4図のチャネルサブシステム12の動作をIB
Mの先の刊行物を参考に説明する。
Mの先の刊行物を参考に説明する。
(1)Iloの起動
Iloの起動は、S tart S ubchanna
l (S S CH)命令により行なわれる。5SCH
命令では。
l (S S CH)命令により行なわれる。5SCH
命令では。
同時にサブチャネル番号を指定する。いずれかのCPU
l0,11が5SCH命令を認識すると。
l0,11が5SCH命令を認識すると。
該当CPUはCHCl 5に命令実行を指示する。
CHCl5は、サブチャネル番号にもとづいてサブチャ
ネル14をアクセスし、入出力処理に必要な情報を得る
。入出力処理に必要な情報とは、チャネルパス、チャネ
ルコマンドワードアドレスなどであるが、詳細は先の刊
行物に譲り、ここでは、本発明に関連の深いチャネルパ
スについて更に言及する。サブチャネル14とl/O1
8を結ぶチャルパス16A−16Dは、システム構築時
決定され、サブチャネル14内にチャネルパス識別子(
CHPID)として記憶されている。CHCl5は、こ
のCHPIDをもとにチャネルパス16A−16Dの一
つを選択し、l/O18の起動を試みる。
ネル14をアクセスし、入出力処理に必要な情報を得る
。入出力処理に必要な情報とは、チャネルパス、チャネ
ルコマンドワードアドレスなどであるが、詳細は先の刊
行物に譲り、ここでは、本発明に関連の深いチャネルパ
スについて更に言及する。サブチャネル14とl/O1
8を結ぶチャルパス16A−16Dは、システム構築時
決定され、サブチャネル14内にチャネルパス識別子(
CHPID)として記憶されている。CHCl5は、こ
のCHPIDをもとにチャネルパス16A−16Dの一
つを選択し、l/O18の起動を試みる。
(2)パスチェンジ
CHCl 5で選ばれた経路(チャネルパス)が。
他の入出力処理中のため、ビジーであれば、他の経路を
選んでl/O18の起動を試みる。経路のビジーは、チ
ャネルパス16.入出力制御装置13、l/O18のい
ずれかの使用中のときに現われる。経路のビジーに出会
うことは、それだけで。
選んでl/O18の起動を試みる。経路のビジーは、チ
ャネルパス16.入出力制御装置13、l/O18のい
ずれかの使用中のときに現われる。経路のビジーに出会
うことは、それだけで。
システムの処理効率を低下させる。
(3)経路選択のアルゴリズム
とのCHPIDを用いてl/O18を起動するかは、チ
ャネルサブシステム内のCHC15の制御にまかされて
いる。このことは、CHCl5の制御いかんでは、入出
力処理に使用する経路が特定のチャネルパス、入出力制
御装置に片寄ってしまう恐れがあることを示している。
ャネルサブシステム内のCHC15の制御にまかされて
いる。このことは、CHCl5の制御いかんでは、入出
力処理に使用する経路が特定のチャネルパス、入出力制
御装置に片寄ってしまう恐れがあることを示している。
この結果、入出力経路の使用率の不均衡が生じ、システ
ム全体の入出力処理効率を低下させてしまう。こうした
経路使用率の不均衡を防ぐため、チャネルパス選択アル
ゴリズムに工夫をこらしている。たとえば。
ム全体の入出力処理効率を低下させてしまう。こうした
経路使用率の不均衡を防ぐため、チャネルパス選択アル
ゴリズムに工夫をこらしている。たとえば。
IBMの他の刊行物r I npuj/ Out、pu
t、 Configu−raしion Progra
m User’s Guide and Re
ferrenceJ (GC28−/O273)には
5次のようなチャネルパス選択のアルゴリズムが解説さ
れている。
t、 Configu−raしion Progra
m User’s Guide and Re
ferrenceJ (GC28−/O273)には
5次のようなチャネルパス選択のアルゴリズムが解説さ
れている。
P referred P ath
あらかじめ決められたチャネルパスが最初に選択されI
/O起動を試みる。このあらかじめ決められたチャネル
パスをP referred P at、hと呼ぶ。
/O起動を試みる。このあらかじめ決められたチャネル
パスをP referred P at、hと呼ぶ。
P referred P athが使用できないとき
、次に述べるアルゴリズムによりパス選択を試みる。
、次に述べるアルゴリズムによりパス選択を試みる。
Rataeion Al orithwあらかじめ
決められた順に従い経路の選択を行う1例えば、第4図
のチャネルパス16A−16Dに対してCHPIDOo
、01,/O.l lが割り当てられ、CHPIDOo
、/O,01,11のRataeion順が決められて
いるとする。前回の入出力処理でCHPIDOOの経路
16Aが使用されていたとすると、その次のI/O起動
は。
決められた順に従い経路の選択を行う1例えば、第4図
のチャネルパス16A−16Dに対してCHPIDOo
、01,/O.l lが割り当てられ、CHPIDOo
、/O,01,11のRataeion順が決められて
いるとする。前回の入出力処理でCHPIDOOの経路
16Aが使用されていたとすると、その次のI/O起動
は。
次のRojat、ion順のCHP I D l Oの
経路16cが使用される。
経路16cが使用される。
ところで、実際のシステムでは、CHCが複数存在し、
あるIloとサブチャネル間の経路がそれぞれ独立した
複数のCHCに分散しているのが一般的である。第5図
はチャネルサブシステムを含むシステムのより具体的な
ハードウェア構成を示したもので、ここでは、チャネル
サブシステム12は2台のそれぞれ独立したCHC:1
5−1および15−2を備え、1/O18とサブチャネ
ル14間の経路がCHCl5−1.15−2およびその
配下のCU13−1.13−2に分散しているとしてい
る。サブチャネル14は他のIloに対応したサブチャ
ネルと共に、CPUl0,11およびCHCl5−1.
15−2から等しくアクセスできるようにメインストレ
ージ20の特定エリアに格納される。このメインストレ
ージ20のサブチャネル14は、各CHCl5−1.1
5−2から排他的にアクセスされるようロック制御され
、全(同時に2つのチャネルパス、例えばCHCl5−
1配下のチャネルパス16AとCHC15−2配下のチ
ャネルパス16cから同時に1/O18が起動されるこ
とを防止している。したがって、CHCl5−1.15
−2が同時に起動されても、l/O18における起動の
ぶつかりはおきない。なお、メインストレージ20には
、I/O起動キューブロック(IOQB)30が同じく
特定エリアに格納されるが、これについては本発明の動
作と関連づけて後述する。
あるIloとサブチャネル間の経路がそれぞれ独立した
複数のCHCに分散しているのが一般的である。第5図
はチャネルサブシステムを含むシステムのより具体的な
ハードウェア構成を示したもので、ここでは、チャネル
サブシステム12は2台のそれぞれ独立したCHC:1
5−1および15−2を備え、1/O18とサブチャネ
ル14間の経路がCHCl5−1.15−2およびその
配下のCU13−1.13−2に分散しているとしてい
る。サブチャネル14は他のIloに対応したサブチャ
ネルと共に、CPUl0,11およびCHCl5−1.
15−2から等しくアクセスできるようにメインストレ
ージ20の特定エリアに格納される。このメインストレ
ージ20のサブチャネル14は、各CHCl5−1.1
5−2から排他的にアクセスされるようロック制御され
、全(同時に2つのチャネルパス、例えばCHCl5−
1配下のチャネルパス16AとCHC15−2配下のチ
ャネルパス16cから同時に1/O18が起動されるこ
とを防止している。したがって、CHCl5−1.15
−2が同時に起動されても、l/O18における起動の
ぶつかりはおきない。なお、メインストレージ20には
、I/O起動キューブロック(IOQB)30が同じく
特定エリアに格納されるが、これについては本発明の動
作と関連づけて後述する。
このような構成における従来のチャネルバス選択方式の
問題点を以下に説明する。
問題点を以下に説明する。
第5図において、2台のCHC:15−1.15−2は
互いに独立した制御装置であり、例えばCPUl0はl
/O18の起動時、両方のCHCl5−1.15−2を
同時に起動する。この結果。
互いに独立した制御装置であり、例えばCPUl0はl
/O18の起動時、両方のCHCl5−1.15−2を
同時に起動する。この結果。
各々のCHCl5−1.15−2はサブチャネル14の
情報をもとに、各CHC配下のチャネルパスの起動を他
のCHCとは独立に処理しようとする。ここで、チャネ
ルパス16A−16DのCHPIDOo、01,/O.
11とし、仮にCHPIDOJのCHCl5−1配下の
チャネルパス16Bに対してP raferred P
athの指定がなされているとする。この場合、CH
Cl5−1がCHCl5−2より先にサブチャネル14
のアクセスに成功すると、CHCl5−1はP ref
er’red P at、hとし、て指定されたチャネ
ルパス16Bを用いてl/O18の起動を行うことがで
きる。これに対して、CHCl5−2がCHCL3−2
より先にサブチャネル14のアクセスに成功すると、C
HCl5−2では、自チャネルパス16C,16DにP
referred P ajhの指定がないため、あ
らかじめ ・定められたRotation A IHo
rit、hmに従いチャネルパス16cあるいは16D
を選択してl/O18の起動を行うことになる。即ち、
l/O18を起動する場合、優先して使用すべきバスと
してあらかじめ決められたチャネルパス16Bに先行し
て、CHCl5−2ではチャネルパス16Gあるいは1
6Dを選択することになり、これはP referre
dPae、hの指定による入出力経路の効率的な使用に
重大なインパクトを与える。
情報をもとに、各CHC配下のチャネルパスの起動を他
のCHCとは独立に処理しようとする。ここで、チャネ
ルパス16A−16DのCHPIDOo、01,/O.
11とし、仮にCHPIDOJのCHCl5−1配下の
チャネルパス16Bに対してP raferred P
athの指定がなされているとする。この場合、CH
Cl5−1がCHCl5−2より先にサブチャネル14
のアクセスに成功すると、CHCl5−1はP ref
er’red P at、hとし、て指定されたチャネ
ルパス16Bを用いてl/O18の起動を行うことがで
きる。これに対して、CHCl5−2がCHCL3−2
より先にサブチャネル14のアクセスに成功すると、C
HCl5−2では、自チャネルパス16C,16DにP
referred P ajhの指定がないため、あ
らかじめ ・定められたRotation A IHo
rit、hmに従いチャネルパス16cあるいは16D
を選択してl/O18の起動を行うことになる。即ち、
l/O18を起動する場合、優先して使用すべきバスと
してあらかじめ決められたチャネルパス16Bに先行し
て、CHCl5−2ではチャネルパス16Gあるいは1
6Dを選択することになり、これはP referre
dPae、hの指定による入出力経路の効率的な使用に
重大なインパクトを与える。
本発明の目的は、それぞれ独立にチャネルパスを選択す
る制御装置が複数台具備してなるチャネルサブシステム
でのチャネルパス使用率の均衡化を図り、システムの処
理効率を高めることにある。
る制御装置が複数台具備してなるチャネルサブシステム
でのチャネルパス使用率の均衡化を図り、システムの処
理効率を高めることにある。
本発明は、 P referred P athとは別
に、各CHCが最優先で起動すべきチャネルパスの識別
情報をサブチャネルに格納すると共に、この識別情報を
各CHCから変更できるようにする。Iloの起動時、
先にサブチャネルのアクセスに成功したCHCは、上記
識別情報で示されるチャネルパスが自分の配下にあり、
かつ、それが使用中でない場合、該当チャネルパスを選
択してIloを起動する。また、該CHCは該当チャネ
ルパスが自分の配下にあっても使用中の場合は、上記識
別情報をあらかじめ定めたRotat、ion A I
gorith+aにより次に優先して起動すべきチャネ
ルパスに変更してl0QBにエンキューする。これによ
り1次に該サブチャネルのアクセスに成功した別のCH
Cは。
に、各CHCが最優先で起動すべきチャネルパスの識別
情報をサブチャネルに格納すると共に、この識別情報を
各CHCから変更できるようにする。Iloの起動時、
先にサブチャネルのアクセスに成功したCHCは、上記
識別情報で示されるチャネルパスが自分の配下にあり、
かつ、それが使用中でない場合、該当チャネルパスを選
択してIloを起動する。また、該CHCは該当チャネ
ルパスが自分の配下にあっても使用中の場合は、上記識
別情報をあらかじめ定めたRotat、ion A I
gorith+aにより次に優先して起動すべきチャネ
ルパスに変更してl0QBにエンキューする。これによ
り1次に該サブチャネルのアクセスに成功した別のCH
Cは。
上記変更後の識別情報で示されるチャネルパスが自分の
配下にあり、それが使用中でない場合、該チャネルによ
りIloを起動することができる。
配下にあり、それが使用中でない場合、該チャネルによ
りIloを起動することができる。
なお、識別情報で示されるチャネルパスが自分の配下に
ない場合、CHCはTOQBにより次のキューサーチに
移ることになる。
ない場合、CHCはTOQBにより次のキューサーチに
移ることになる。
本発明の一実施例を第1図乃至第3図を用いて説明する
。なお、チャネルサブシステムは第5図の構成をとるも
のとする。
。なお、チャネルサブシステムは第5図の構成をとるも
のとする。
第2図は第5図のメインストレージ20に保持されてい
るI/O起動キューブロック(IOQB)30のフォー
マットを示す。ロックバイト31は。
るI/O起動キューブロック(IOQB)30のフォー
マットを示す。ロックバイト31は。
CPUからのキューイング処理と、CHCからのデキュ
ーイング処理、あるいは、CHC同志のデキューイング
処理のぶつかりを防ぐため、CPU/CHCからのアク
セスを排他的に制御するのに用いる1例えばロックバイ
ト31の所定ビットがl′″の時、/OQB30は使用
中を示す。32はキューイングされているI/O起動の
数を示す。
ーイング処理、あるいは、CHC同志のデキューイング
処理のぶつかりを防ぐため、CPU/CHCからのアク
セスを排他的に制御するのに用いる1例えばロックバイ
ト31の所定ビットがl′″の時、/OQB30は使用
中を示す。32はキューイングされているI/O起動の
数を示す。
33.41キユーの先頭のサブチャネル番号、34は末
尾のサブチャネル番号を示す。
尾のサブチャネル番号を示す。
第3図は、同じく第5図のメインストレージ20に保持
されているサブチャネル14の制御ブロック(SBCB
)を示す、5BCB40には入出力装置に必要な種々の
情報を含むが、ここでは。
されているサブチャネル14の制御ブロック(SBCB
)を示す、5BCB40には入出力装置に必要な種々の
情報を含むが、ここでは。
本発明に関連するものについてのみ示す。
ロックバイト4■は上記I OQB 30のロックバイ
ト31と同様の目的を持ち、その所定ビットがII I
IIの時5当該サブチヤネルは使用中を示す。
ト31と同様の目的を持ち、その所定ビットがII I
IIの時5当該サブチヤネルは使用中を示す。
バイト42〜46はチャネルパスマスクである。
バイト7!2はI/O起動のために使用できるチャネル
パスマスク(以下SPMという)を示す1本例では、サ
ブチャネル14は4本のチャネルパスを介してl/O1
8と接続されているとしているため、ビット0から3ま
で使用され、ビットOがCHPID格納ブロック48の
CHPIDOに対応し、以下ビットlがCHPIDIに
、ビット2がCHPID2に、ビット3がCHPID3
に対応する。この対応関係は他のマスクバイト43゜4
’l、45.46についても同様である。I/O起動に
おけるチャネルパスは、常に物理的に接続されているチ
ャネルパスの任意のものを使用できるとは限らない、あ
る種の入出力処理では、使用できるチャネルパスを限定
する必要が生じる1本SPMは、I/O起動のために使
用できるチャネルパスを指定するものであり、該当ビッ
トが′1″の場合、対応するチャネルパスを使用可能で
あることを示す、バイト43は、CHCが選択すべきパ
スマスク(以下IPMという)を示し、該当ビットにl
′″がたてられる0本IPMで指定されたチャネルパス
が、最優先でI/O起動のために使用されるべきである
ことを示す。バイト44は最後に使用したチャネルパス
を示すパスマスク(LPUM)であり、゛ビ′がたって
いるビットに対応するチャネルパスが最後に使用された
ことを示している。本LPUMは、 Rot、at、1
oln A IHorit、hw+の際に、次の起動の
ために使用すべきチャネルを知るのに用いる。バイト4
5はP referred P ajhマスク(以下P
PMという)であり、バス選択のため先ず優先して使用
されるべきチャネルパスを示す、起動を受けたCHCは
IPMを参照し1本PPMを参照することはないが、C
PUが起動すべきサブチャネルをエンキューする時、該
PPMをIPMに反映させる。バイト46はチャネルパ
スの有効性マスク(以下PIMという)であり。
パスマスク(以下SPMという)を示す1本例では、サ
ブチャネル14は4本のチャネルパスを介してl/O1
8と接続されているとしているため、ビット0から3ま
で使用され、ビットOがCHPID格納ブロック48の
CHPIDOに対応し、以下ビットlがCHPIDIに
、ビット2がCHPID2に、ビット3がCHPID3
に対応する。この対応関係は他のマスクバイト43゜4
’l、45.46についても同様である。I/O起動に
おけるチャネルパスは、常に物理的に接続されているチ
ャネルパスの任意のものを使用できるとは限らない、あ
る種の入出力処理では、使用できるチャネルパスを限定
する必要が生じる1本SPMは、I/O起動のために使
用できるチャネルパスを指定するものであり、該当ビッ
トが′1″の場合、対応するチャネルパスを使用可能で
あることを示す、バイト43は、CHCが選択すべきパ
スマスク(以下IPMという)を示し、該当ビットにl
′″がたてられる0本IPMで指定されたチャネルパス
が、最優先でI/O起動のために使用されるべきである
ことを示す。バイト44は最後に使用したチャネルパス
を示すパスマスク(LPUM)であり、゛ビ′がたって
いるビットに対応するチャネルパスが最後に使用された
ことを示している。本LPUMは、 Rot、at、1
oln A IHorit、hw+の際に、次の起動の
ために使用すべきチャネルを知るのに用いる。バイト4
5はP referred P ajhマスク(以下P
PMという)であり、バス選択のため先ず優先して使用
されるべきチャネルパスを示す、起動を受けたCHCは
IPMを参照し1本PPMを参照することはないが、C
PUが起動すべきサブチャネルをエンキューする時、該
PPMをIPMに反映させる。バイト46はチャネルパ
スの有効性マスク(以下PIMという)であり。
CHPIDO〜3の各チャネルパスの物理的な有効性を
示す、これらのチャネルパスマスクのうち、PPMとP
IMのシステム設置時に決められる値であり1通常のオ
ペレーションでは変更されない。
示す、これらのチャネルパスマスクのうち、PPMとP
IMのシステム設置時に決められる値であり1通常のオ
ペレーションでは変更されない。
第5図の構成の場合、PPM=/O000000゜PI
M=111/O000である。
M=111/O000である。
4バイトからなるブロック48はCHP I D。
〜3を格納するのに用いられる。ここでは、ブロック4
8の各バイトは2ビツトずつ使用されるとし、第5図の
構成の場合、CHPIDO〜3はそれぞれ’oo”、”
oビ’、 ” /O”、 ” 11 ”となる。
8の各バイトは2ビツトずつ使用されるとし、第5図の
構成の場合、CHPIDO〜3はそれぞれ’oo”、”
oビ’、 ” /O”、 ” 11 ”となる。
Roシat、1oln A Igorit、hmの順序
もこれに従う、 CHP I Do〜3の内容もシステ
ム設置時に決ら九る値であり1通算のオペレーションで
は変更されない。
もこれに従う、 CHP I Do〜3の内容もシステ
ム設置時に決ら九る値であり1通算のオペレーションで
は変更されない。
キューポインタ49は、I/O起動のキューを構成する
ために用い、本サブチャネルの次にキューイングされて
いるサブチャネル番号を示す。
ために用い、本サブチャネルの次にキューイングされて
いるサブチャネル番号を示す。
第1図は本発明のチャネルパス選択方式の動作フローで
ある。仮にCPUl0でI/O起動命令が発行されると
すると(ステップ/O1)、CPUl0はメインストレ
ージ20のサブチャネル14をアクセスし、入出力処理
に必要な情報を起動された該サブチャネルの5BCB4
0 (第3図)に格納する(ステップ/O2)、ステッ
プ/O2の処理には、SPMの作成およびIPMの作成
が含ま匙る。PPM、PIMおよびCHPTDO〜3は
システム設置時に決められ、第5図の構成の場合、すて
にPPM=/O000000.PIM=111/O00
0.CHPIDO〜3=00゜/O、Oh 11となっ
ている。SPMは、第5図の構成の場合、PIMと同じ
<111/O000とする。IPMはパス選択のアルゴ
リズムにより決定されるが、PPMが指定されていると
、それがそのまま設定される。即ち、本実施例ではIP
M= /O000000となる0次に、CPU1Oはメ
インストレージ20のl0QB(第2図)をアクセスし
、そのエリア34を起動すべきサブチャネル番号に書き
替え、さらにエリア32を更新する(ステップ/O3)
、その後、CPUl0は信号線21を通してCHCl5
−1および15−2を起動する(ステップ/O4)。
ある。仮にCPUl0でI/O起動命令が発行されると
すると(ステップ/O1)、CPUl0はメインストレ
ージ20のサブチャネル14をアクセスし、入出力処理
に必要な情報を起動された該サブチャネルの5BCB4
0 (第3図)に格納する(ステップ/O2)、ステッ
プ/O2の処理には、SPMの作成およびIPMの作成
が含ま匙る。PPM、PIMおよびCHPTDO〜3は
システム設置時に決められ、第5図の構成の場合、すて
にPPM=/O000000.PIM=111/O00
0.CHPIDO〜3=00゜/O、Oh 11となっ
ている。SPMは、第5図の構成の場合、PIMと同じ
<111/O000とする。IPMはパス選択のアルゴ
リズムにより決定されるが、PPMが指定されていると
、それがそのまま設定される。即ち、本実施例ではIP
M= /O000000となる0次に、CPU1Oはメ
インストレージ20のl0QB(第2図)をアクセスし
、そのエリア34を起動すべきサブチャネル番号に書き
替え、さらにエリア32を更新する(ステップ/O3)
、その後、CPUl0は信号線21を通してCHCl5
−1および15−2を起動する(ステップ/O4)。
CHCl5−1および15−2は、CPU@がらの起動
に応じて、あるいは常時メインストレージ20のI O
QB 30をサーチして、I/O起動処理要求のサブチ
ャネルを取り出す(ステップ201)、ここで、注意す
べきことは、CHCl5−1および15−2は自チヤネ
ルパスに関する起動かどうかということは一切間頭にせ
ずに、l0QB30のエリア33の内容にもとづいて5
BCB40をメインストレージ20から読み出すことで
ある。いま、仮にCHCl5−1がサブチャネル14の
5BCB40を読み出したとする。
に応じて、あるいは常時メインストレージ20のI O
QB 30をサーチして、I/O起動処理要求のサブチ
ャネルを取り出す(ステップ201)、ここで、注意す
べきことは、CHCl5−1および15−2は自チヤネ
ルパスに関する起動かどうかということは一切間頭にせ
ずに、l0QB30のエリア33の内容にもとづいて5
BCB40をメインストレージ20から読み出すことで
ある。いま、仮にCHCl5−1がサブチャネル14の
5BCB40を読み出したとする。
CHCl5−1は、5BCB40を読み出すと。
まず該当サブチャネル番号をI OQB 30からデキ
ューする(ステップ202)、これは、読み出し°た5
BCB40のキューポインタ49で示されるサブチャネ
ル番号をI OQB 30のエリア33に設定し、エリ
ア32の値を−1することで達成される。このデキュー
処理により、他方のCHCl5−2ではI/O起動処理
待ちの次のサブチャネルを取り出すことができる。デキ
ュー処理後。
ューする(ステップ202)、これは、読み出し°た5
BCB40のキューポインタ49で示されるサブチャネ
ル番号をI OQB 30のエリア33に設定し、エリ
ア32の値を−1することで達成される。このデキュー
処理により、他方のCHCl5−2ではI/O起動処理
待ちの次のサブチャネルを取り出すことができる。デキ
ュー処理後。
Cl−IC15−1は、上記読み出した5BCB40の
IPMで示されるCHPIDが自CHC内のチャネルパ
スであるかどうか判定する(ステップ203)。もし自
CHC内のチャネルバススでなければ1次のキューサー
チに行くが1本実施例の場合。
IPMで示されるCHPIDが自CHC内のチャネルパ
スであるかどうか判定する(ステップ203)。もし自
CHC内のチャネルバススでなければ1次のキューサー
チに行くが1本実施例の場合。
IPM=/O000000、CHPIDO=OOである
ため、CHCl5−1は1選択すべきチャネルパスが自
CHCの16Aであると認定し、該チャネルパス16A
の選択を試みる(ステップ204)、そして、選択し、
たチャネルパス16Aは使用中かどうか判定しくステッ
プ205)、使用中でなければ、該チャネルパス16A
を使用してCuI2−1.l/O18を起動し、入出力
処理を実行する(ステップ208)、入出力処理が終了
すると、5BCB40のLPUMにIPMの内容を設定
する(ステップ209)。
ため、CHCl5−1は1選択すべきチャネルパスが自
CHCの16Aであると認定し、該チャネルパス16A
の選択を試みる(ステップ204)、そして、選択し、
たチャネルパス16Aは使用中かどうか判定しくステッ
プ205)、使用中でなければ、該チャネルパス16A
を使用してCuI2−1.l/O18を起動し、入出力
処理を実行する(ステップ208)、入出力処理が終了
すると、5BCB40のLPUMにIPMの内容を設定
する(ステップ209)。
一方、ステップ205でチャネルパス16Aの使用中が
判定された場合、CHCl5−1は、あらかじめ定めら
れたRotat、1oln A Igorit、hmに
従いIPMを変更する(ステップ206)、この処理で
は、SPM及びPIMを参照し、Rot、atioln
A Igorit、h+mで次に選択されるべきチャネ
ルパスとして、使用不可能なチャネルパスや物理的に接
続されていないチャネルパスが指定されないようにする
。同様にLPUMも参照し1次に選択されるべきチャネ
ルパスとして、最も新しく使用されたチャネルパスが指
定された場合、それはスキップするものとする。本実施
例の場合9次に選択すべきチャネルパスは、 Rot
、atioln A Igorithmに従いCHPI
DIの” /O ”であり、しかも、SPMとPIMは
いずれも”111/O000”であるため、このCI−
(1’ID1=IOのチャネルパス16CはLPUMに
一致しないと仮定すると、CHCl5−1はIPMを’
0/O00000”に変更する。その後、CHCl5−
1は、当該サブチャネル14のI/O起動処理を■○Q
B30に再びエンキューする(ステップ207)、エン
キュー処理では、再び、I/O起動処理を必要とする当
該サブチャネル番号と、l0AB30のエリア34にあ
らためて設定すると同時に、それまで該エリア34に保
持されていたサブチャネル番号に対応する5BCBのキ
ューポインタに設定する。この結果、CHCl5−2の
キューサーチで再びサブチャネル14が読み出された時
、CHCl 5−2により、そのチャネルパス16cを
用いてl/O18が起動される。なお、エンキュー処理
後、CHCl5−1は次のキューサーチを実行する。
判定された場合、CHCl5−1は、あらかじめ定めら
れたRotat、1oln A Igorit、hmに
従いIPMを変更する(ステップ206)、この処理で
は、SPM及びPIMを参照し、Rot、atioln
A Igorit、h+mで次に選択されるべきチャネ
ルパスとして、使用不可能なチャネルパスや物理的に接
続されていないチャネルパスが指定されないようにする
。同様にLPUMも参照し1次に選択されるべきチャネ
ルパスとして、最も新しく使用されたチャネルパスが指
定された場合、それはスキップするものとする。本実施
例の場合9次に選択すべきチャネルパスは、 Rot
、atioln A Igorithmに従いCHPI
DIの” /O ”であり、しかも、SPMとPIMは
いずれも”111/O000”であるため、このCI−
(1’ID1=IOのチャネルパス16CはLPUMに
一致しないと仮定すると、CHCl5−1はIPMを’
0/O00000”に変更する。その後、CHCl5−
1は、当該サブチャネル14のI/O起動処理を■○Q
B30に再びエンキューする(ステップ207)、エン
キュー処理では、再び、I/O起動処理を必要とする当
該サブチャネル番号と、l0AB30のエリア34にあ
らためて設定すると同時に、それまで該エリア34に保
持されていたサブチャネル番号に対応する5BCBのキ
ューポインタに設定する。この結果、CHCl5−2の
キューサーチで再びサブチャネル14が読み出された時
、CHCl 5−2により、そのチャネルパス16cを
用いてl/O18が起動される。なお、エンキュー処理
後、CHCl5−1は次のキューサーチを実行する。
以上述べた通り、IF’Mを操作することにより。
CHCが2台以上存在する場合でも、I/O起動に使用
するチャネルパスの選択順を所期の狙い通り制御するこ
とが可能である。
するチャネルパスの選択順を所期の狙い通り制御するこ
とが可能である。
本発明によれば、複数のチャネル制御装置が互いに独立
にチャネルパスを選択するように構成されたチャネルサ
ブシステムにおいて、I/O起動に使用するチャネルパ
スの選択順を所期の狙い通りに制御できるため、入出力
経路の使用率の均衡化が可能となり、システム全体の処
理効率が向上する利点がもたらされる。
にチャネルパスを選択するように構成されたチャネルサ
ブシステムにおいて、I/O起動に使用するチャネルパ
スの選択順を所期の狙い通りに制御できるため、入出力
経路の使用率の均衡化が可能となり、システム全体の処
理効率が向上する利点がもたらされる。
第1図は本発明のチャネルバス選択方式の一実施例の動
作フロー図、第2図はI/O起動キュー制御ブロックの
フォーマット図、第3図はサブチャネル制御ブロックの
フォーマット図、第4図はチャネルサブシステムの概略
構成図、第51!Iはチャネルサブシステムの具体的構
成図である。 /O.11・・・中央処理装置、 12・・・チャネ
ルサブシステム、 13・・・入出力制御装置、■
4・・サブチャネル、 15・・・チャネル制御装置
、 16A−16D・・・チャネルパス。 17・・・チャネルスイッチ、 18・・・入出力装
置。 20・・・メインストレージ、 30・・・I/O起
動キュー制御ブロック、 40・・サブチャネル制御
ブロック、 42〜46・・・パスマスク。 第1図 cpuイー・I’lq[f!
CHCltil・servant手続補正書
(方式) 収入印紙金額 0円 昭和ω年4月/O遍
作フロー図、第2図はI/O起動キュー制御ブロックの
フォーマット図、第3図はサブチャネル制御ブロックの
フォーマット図、第4図はチャネルサブシステムの概略
構成図、第51!Iはチャネルサブシステムの具体的構
成図である。 /O.11・・・中央処理装置、 12・・・チャネ
ルサブシステム、 13・・・入出力制御装置、■
4・・サブチャネル、 15・・・チャネル制御装置
、 16A−16D・・・チャネルパス。 17・・・チャネルスイッチ、 18・・・入出力装
置。 20・・・メインストレージ、 30・・・I/O起
動キュー制御ブロック、 40・・サブチャネル制御
ブロック、 42〜46・・・パスマスク。 第1図 cpuイー・I’lq[f!
CHCltil・servant手続補正書
(方式) 収入印紙金額 0円 昭和ω年4月/O遍
Claims (1)
- (1)入出力装置の制御情報を記憶するエリア(以下、
サブチャネルという)と起動すべきサブチャネルのキュ
ーを記憶するエリア(以下、I/O起動キューブロック
という)を有する記憶装置、及び、それぞれ複数チャネ
ルパスに接続された2台以上のチャネル制御装置を具備
し、各チャネル制御装置が互いに独立に前記I/O起動
キューブロック及びサブチャネルを参照してチャネルパ
スを選択し、該チャネルパスを通して入出力装置を制御
するチャネルサブシステムにおいて、サブチャネル内に
、選択すべきチャネルパスを示す識別情報を保持し、且
つ、該識別情報をチャネル制御装置から変更可能とし、
チャネル制御装置は、サブチャネル内の前記識別情報に
従ってチャネルパスを選択し、該選択したチャネルパス
が使用中のとき識別情報を更新し、当該サブチャネルを
I/O起動キューブロックに再びキューイングすること
を特徴とするチャネルパス選択方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24683884A JPS61125666A (ja) | 1984-11-21 | 1984-11-21 | チャネルパス選択方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24683884A JPS61125666A (ja) | 1984-11-21 | 1984-11-21 | チャネルパス選択方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61125666A true JPS61125666A (ja) | 1986-06-13 |
JPH0338614B2 JPH0338614B2 (ja) | 1991-06-11 |
Family
ID=17154446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24683884A Granted JPS61125666A (ja) | 1984-11-21 | 1984-11-21 | チャネルパス選択方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61125666A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6410368A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Information processing unit |
US4849468A (en) * | 1985-06-19 | 1989-07-18 | Toyoda Gosei Co., Ltd. | Adhesive compositions |
-
1984
- 1984-11-21 JP JP24683884A patent/JPS61125666A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4849468A (en) * | 1985-06-19 | 1989-07-18 | Toyoda Gosei Co., Ltd. | Adhesive compositions |
JPS6410368A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Information processing unit |
Also Published As
Publication number | Publication date |
---|---|
JPH0338614B2 (ja) | 1991-06-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |