JPS61124875A - Test mode generation circuit - Google Patents
Test mode generation circuitInfo
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- JPS61124875A JPS61124875A JP59246625A JP24662584A JPS61124875A JP S61124875 A JPS61124875 A JP S61124875A JP 59246625 A JP59246625 A JP 59246625A JP 24662584 A JP24662584 A JP 24662584A JP S61124875 A JPS61124875 A JP S61124875A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はテストモード発生回路に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to a test mode generation circuit.
（従来の技術）
近年、半導体集積回路の高集積化が進むにつれて、テス
ト項目やテストパターン数が増加し、テスト時間が長く
なる傾向にある。これらの解決策としてテストモード発
生回路が考えられ、その慮要注も増えてきている。従来
、テストモード発生回路方式には、（１）第１にテスト
端子を専用に設ける方式と、（２）第２に入力端子を利
用してそこで使用される入力電圧より低い入力電圧ＶＩ
ＮＩを使用することによって、テストモードを発生させ
る方式の二つがあった。(Prior Art) In recent years, as semiconductor integrated circuits have become more highly integrated, the number of test items and test patterns has increased, and test time has tended to become longer. A test mode generation circuit has been considered as a solution to these problems, and the need for consideration is increasing. Conventionally, test mode generation circuit methods include (1) a method in which a test terminal is provided exclusively, and (2) a method in which an input terminal is used to generate an input voltage VI lower than the input voltage used there.
There are two ways to generate a test mode using NI.
（発明が解決しようとする問題点）
上記二つの方式において、第１の方式の場合、通常使用
しない端子を設けることになり、無駄が増えるという欠
点がある。３＄２の方式の場合、第５図に示すようにＭ
０８ＦＥｉＴ１３のゲート絶縁膜を厚くしたり、イオン
打込み技＃等でＭＯ８ＦＥＴの閾値電圧を電源電圧＋Ｖ
ＣＣよりは絶対値で必ず大きくなるように製造プロセス
上で設定し、ＶＩＮｍを使用することによりテストモー
ドにさせる方法なので、使用する製造プロセスにより条
件を決める必要があり、また、入力電圧ＶＩＨｚが製造
環境ｉばらついてしまう欠点もある。つまり、正確な入
力電圧ＶＩＮｊＪの値がはっきり決まらないという欠点
がある。(Problems to be Solved by the Invention) Among the above two methods, the first method has the disadvantage that terminals that are not normally used are provided, resulting in increased waste. In the case of the 3$2 system, M
By increasing the thickness of the gate insulating film of 08FEiT13 or by using ion implantation technique #, the threshold voltage of MO8FET can be changed to the power supply voltage + V.
The manufacturing process is set so that the absolute value is always larger than CC, and the test mode is set by using VINm, so the conditions need to be determined depending on the manufacturing process used, and the input voltage VIHz is There is also a drawback that the environment varies. In other words, there is a drawback that the exact value of the input voltage VINjJ cannot be clearly determined.
本発明の目的は、上記欠点を除去し、端子数を増加させ
ず、製造プロセスでの特性ばらつきの影参を受けること
がなく、制御信号によって通常使用モードとテストモー
ドとを切換えることのできるテストモード発生回路を提
供することにある。It is an object of the present invention to eliminate the above-mentioned drawbacks, to perform a test in which the normal use mode and the test mode can be switched by a control signal without increasing the number of terminals, without being influenced by characteristic variations in the manufacturing process. An object of the present invention is to provide a mode generation circuit.
（問題点を解決するための手段）
本発明のテストモード発生回路は、制御信号を入力する
制御端子と、前記制御信号を入力し前記制御信号のパル
ス幅がある定められた値Ｘμｓ 以上のときにリセット
信号を出力するリセット回路と、前記制御信号を入力し
前記制御信号のパルス幅が前記Ｘμｓ 未満でかつコー
ド信号を含むときは内部回路をテストモードにする検出
信号を出力しパルス幅が前記Ｘμｓ 以上であるときは
検出信号を出力しないコード信号検出回路とを含んで構
成される。(Means for Solving the Problems) The test mode generation circuit of the present invention has a control terminal for inputting a control signal, and a pulse width of the control signal when the pulse width is equal to or greater than a predetermined value Xμs. a reset circuit that outputs a reset signal to the circuit; and a reset circuit that inputs the control signal and outputs a detection signal that puts the internal circuit in a test mode when the pulse width of the control signal is less than the Xμs and includes a code signal; The code signal detection circuit includes a code signal detection circuit which does not output a detection signal when the detection signal is longer than Xμs.
（実施例） 次に、本発明の実施例について図面を用いて説明する。(Example) Next, embodiments of the present invention will be described using the drawings.
第１図は本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
この実施例は、制御信号ｖｌＮを入力する制御端子Ｒと
、制御信号ＶＰＩＮを入力しこの制御信号ＶＩＮのパル
ス幅がある定められた値Ｘμｓ 以上のときにリセット
信号ＲＢ８ＥＴ を出力するリセット回路１と、制御信
号■■Ｎ を入力し制御信号のパルス幅がＸμｓ 未
満でかつコード信号を含むときは内゛部回路をテストモ
ードにする検出信号ＴＥＮＴを出力し、パルス幅がＸμ
ｓ以上であるときは検出信号ＴＥＮＴを出力しないコー
ド信号検出回路５とを含んで構成される。This embodiment includes a control terminal R to which a control signal vlN is input, and a reset circuit 1 to which a control signal VPIN is input and outputs a reset signal RB8ET when the pulse width of the control signal VIN is equal to or greater than a predetermined value Xμs. , control signal ■■N is input, and if the pulse width of the control signal is less than Xμs and includes a code signal, outputs a detection signal TENT that puts the internal circuit in test mode, and when the pulse width is less than Xμs.
s or more, the code signal detection circuit 5 does not output the detection signal TENT.
第２図は第１ｆｆ！Ｊに示す遅延回路の詳細回路図であ
る。Figure 2 is 1ff! FIG. 3 is a detailed circuit diagram of the delay circuit shown in FIG.
遅延回路４は、遅延素子６．ノア回路７．アンド回路８
とで構成され、入力信号をＸμｓ だけ遅延させる動作
をする。The delay circuit 4 includes a delay element 6. Noah circuit 7. AND circuit 8
It operates to delay the input signal by Xμs.
第３図は第１図に示すリセット回路の入力及び出力信号
の波形図である。FIG. 3 is a waveform diagram of input and output signals of the reset circuit shown in FIG. 1.
制御端子Ｒに入力信号ｖＩＮが入力されると、前述のよ
うに、遅延回路４によって時間Ｘμｓ だけ遅延して出
力信号であるリセット信号Ｒ）３ＳＢＴが出力される。When the input signal vIN is input to the control terminal R, as described above, the reset signal R)3SBT, which is an output signal, is output after being delayed by the time Xμs by the delay circuit 4.
次に、第１図の実施例の動作について説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained.
制御端子Ｒに入力する入力信号ＶｔＸがパルス幅Ｘμｓ
以上であるとき、リセット回路１は動作してリセット
信号ＲＥ８ＦｉＴを出力し、Ｘμｓ 未満であるときは
リセット回路１は動作しない。一方、コード信号検出回
路５は制御信号ＹＥＮのパルス幅がＸ＃ｓ 未満でかつ
制御信号内にテストモード発生のコード信号を含んでい
れば、これを検出して検出信号ＴＥ８Ｔを出力して内部
回路をテストモードに切換える。パルス幅がＸμｓ 以
上のときコード信号検出回路５は動作せず、従って検出
信号を出力しない。コード信号は、Ｘμｓ の時間内で
、例えば′Ｏ１Ｏ” というように決める。”１０１”
と決めても良い。それらは任意である。The input signal VtX input to the control terminal R has a pulse width of Xμs.
When it is above, the reset circuit 1 operates and outputs the reset signal RE8FiT, and when it is less than Xμs, the reset circuit 1 does not operate. On the other hand, if the pulse width of the control signal YEN is less than Switch the circuit to test mode. When the pulse width is Xμs or more, the code signal detection circuit 5 does not operate and therefore does not output a detection signal. The code signal is determined, for example, 'O1O' within a time of Xμs. '101'
You may decide. They are optional.
第４図は本発明の第２の実施例のブロック図である。FIG. 4 is a block diagram of a second embodiment of the invention.
第２の実施例は、制御端子Ｒの他の入出力端子Ｉ１０を
設け、制御信号ＶＩＮの入力と通常信号ＶＩＨｘ との
入力切換えをできるようにしたものであり、第１の実施
例の回路にパルス幅検出回路９゜インバータ１０．入力
回路１１を加えたものである。In the second embodiment, an input/output terminal I10 other than the control terminal R is provided to enable input switching between the input of the control signal VIN and the normal signal VIHx, and is different from the circuit of the first embodiment. Pulse width detection circuit 9° inverter 10. An input circuit 11 is added thereto.
通常使用モードのときは、通常信号ＶＩＮＩは入力端子
Ｉ１０から入力され入出力回路１１を通って入出力信号
工、を入出力する。In the normal use mode, the normal signal VINI is input from the input terminal I10, passes through the input/output circuit 11, and is input to/output from the input/output signal circuit.
制御端子Ｒにパルスｍｘμｓ以上の制御信号ＶＩＮが入
力されるとパルス幅検出回路は検出信号Ｔを出力する。When a control signal VIN of pulse mxμs or more is input to the control terminal R, the pulse width detection circuit outputs a detection signal T.
この検出信号Ｔはコード信号検出回路３の動作を停止せ
しめる。また検出信号Ｔはインバータ１０により反転さ
れて反転検出信号Ｔとなり、入出力回路１１の動作を停
止させる。リセット回路１はパルス幅がＸμｓ 以上で
あるから動作し、リセット信号ＲＥＳＥＴが出力される
。′制御端子ＲにパルスＸ−３未満の制御信号ＶＩＮが
入力されたとき、リセット回路１は動作しない。This detection signal T causes the code signal detection circuit 3 to stop operating. Further, the detection signal T is inverted by the inverter 10 to become an inverted detection signal T, and the operation of the input/output circuit 11 is stopped. The reset circuit 1 operates because the pulse width is Xμs or more, and a reset signal RESET is output. 'When a control signal VIN less than pulse X-3 is input to the control terminal R, the reset circuit 1 does not operate.
パルス幅検出回路９はパルス幅がＸμｓ 未満であるこ
とを示す検出茗号Ｔを出力する。検出信号Ｔの入力によ
りコード信号検出回路３は入力待ちの状態となる。また
、反転検出信号Ｔの入力により入出力回路１１は動作を
停止する。このとき、入出力端子Ｉ１０からコードＭ号
を入力してやるとコード信号検出回路３はこれを検出し
、検出信号Ｔｌ１ｉ８Ｔを出力してテストモードにする
。The pulse width detection circuit 9 outputs a detection number T indicating that the pulse width is less than Xμs. Upon input of the detection signal T, the code signal detection circuit 3 enters a state of waiting for input. Furthermore, upon input of the inversion detection signal T, the input/output circuit 11 stops operating. At this time, when the code M is inputted from the input/output terminal I10, the code signal detection circuit 3 detects this and outputs the detection signal Tl1i8T to set the test mode.
第２の実施例の回路は、少し複雑になるが、コード信号
を汲雑にすることができるので、偶然コード信号が入っ
てテストモードに切換わるの電防ぐことができる。The circuit of the second embodiment is a little more complicated, but since the code signals can be made more complex, it is possible to prevent a switch to the test mode due to an accidental input of the code signal.
上記二つの実施例で示したように、新しいテスト信号入
力用端子を必要としない。つまり、既存の端子のみを使
用するので端子数は増加しないという効果がある。また
、テストモードへの切換えの有無はパルス幅によって行
い、従来のような入力電圧の高低で行わないので、映造
プロセスでの特注ばらつきの影響は受けない。As shown in the above two embodiments, no new test signal input terminal is required. In other words, since only existing terminals are used, the number of terminals does not increase. Furthermore, switching to the test mode is determined by the pulse width and not by the input voltage level as in the conventional case, so it is not affected by custom-made variations in the filmmaking process.
（発明の効果ン
以上峰細に説明したように、本発明によれば、端子数を
増やすことなく、製造プロセスでの＃注ばらつきの影響
を受けることなく、通常使用モードとテストモードとを
切換えることのできるテストモード発生回路が得られる
。(Effects of the Invention) As explained in detail above, according to the present invention, it is possible to switch between the normal use mode and the test mode without increasing the number of terminals and without being affected by variations in the manufacturing process. A test mode generating circuit that can perform
第１図は本発明の第１の実施例のブロック図、第２図は
第１図に示す遅延回路の詳細回路図、第３図は第１図に
示すリセット回路の入力信号及び出力信号の波形図、第
４図は本発明の第２の実施例のブロック図、第５図は従
来のテストモード発生回路の一例の回路図である。
１・・−・・・リセット回路、２，３・・・・・・イン
バータ、４・・・・・・遅延回路、５・・・・・・コー
ド信号検出回路、６・・・・・・遅延素子、７・・−・
・・ノア回路、８・・・・・・ナンド回路、９・・・・
・・パルス幅検出回路、１０・・・・・・インバータ、
１１・・・・・・入出力回路、１２・・・・・・インバ
ータ、１３．１４・・・・−ＭＯ８Ｆ’Ｅ’ｒ、１．・
・・・・・出力信号、■、・・・・・・入出力信号、工
１０・・・・・・入出力端子、Ｒ・・・・・・制御端子
、Ｒｇｓｇ’ｒ・・・・・−リセット信号、Ｔ・・・・
・−検出信号、Ｔ・・・・・・反転検出信号、Ｔｈ８Ｔ
・・・・・・検出信号、ＶＩＮ・・・・・−利ｆｉ１１
ぎ号。
芽ｌ 図FIG. 1 is a block diagram of the first embodiment of the present invention, FIG. 2 is a detailed circuit diagram of the delay circuit shown in FIG. 1, and FIG. 3 is a diagram of the input and output signals of the reset circuit shown in FIG. FIG. 4 is a block diagram of a second embodiment of the present invention, and FIG. 5 is a circuit diagram of an example of a conventional test mode generation circuit. 1...Reset circuit, 2, 3...Inverter, 4...Delay circuit, 5...Code signal detection circuit, 6... Delay element, 7...
...NOR circuit, 8...NAND circuit, 9...
...Pulse width detection circuit, 10...Inverter,
11...Input/output circuit, 12...Inverter, 13.14...-MO8F'E'r, 1.・
...Output signal, ■, ...Input/output signal, Engineering 10...Input/output terminal, R...Control terminal, Rgsg'r... -Reset signal, T...
・-Detection signal, T...Reverse detection signal, Th8T
...Detection signal, VIN... - profit fi11
No. bud diagram
Claims (1)
前記制御信号のパルス幅がある定められたＸμｓ以上の
ときにリセット信号を出力するリセット回路と、前記制
御信号を入力し前記制御信号のパルス幅が前記Ｘμｓ未
満でかつコード信号を含むときは内部回路をテストモー
ドにする検出信号を出力しパルス幅が前記Ｘμｓ以上で
あるときは検出信号を出力しないコード信号検出回路と
を含むことを特徴とするテストモード発生回路。a control terminal into which a control signal is input; a reset circuit which inputs the control signal and outputs a reset signal when the pulse width of the control signal is equal to or greater than a predetermined Xμs; and a code signal detection circuit that outputs a detection signal that puts the internal circuit in a test mode when the pulse width is less than the Xμs and includes a code signal, and does not output the detection signal when the pulse width is greater than or equal to the Xμs. Characteristic test mode generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246625A JPS61124875A (en) | 1984-11-21 | 1984-11-21 | Test mode generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246625A JPS61124875A (en) | 1984-11-21 | 1984-11-21 | Test mode generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61124875A true JPS61124875A (en) | 1986-06-12 |
Family
ID=17151181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246625A Pending JPS61124875A (en) | 1984-11-21 | 1984-11-21 | Test mode generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61124875A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196782A (en) * | 1987-10-08 | 1989-04-14 | Dainippon Printing Co Ltd | Ic card information processing method |
| JP2011007507A (en) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | Semiconductor device |
| JP2015170146A (en) * | 2014-03-07 | 2015-09-28 | アルプス電気株式会社 | Electronic circuit |
-
1984
- 1984-11-21 JP JP59246625A patent/JPS61124875A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196782A (en) * | 1987-10-08 | 1989-04-14 | Dainippon Printing Co Ltd | Ic card information processing method |
| JP2011007507A (en) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | Semiconductor device |
| JP2015170146A (en) * | 2014-03-07 | 2015-09-28 | アルプス電気株式会社 | Electronic circuit |
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