JPS61109317A - インタフエ−ス回路 - Google Patents
インタフエ−ス回路Info
- Publication number
- JPS61109317A JPS61109317A JP59230109A JP23010984A JPS61109317A JP S61109317 A JPS61109317 A JP S61109317A JP 59230109 A JP59230109 A JP 59230109A JP 23010984 A JP23010984 A JP 23010984A JP S61109317 A JPS61109317 A JP S61109317A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- shift register
- output
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はインタフェース回路に係や、特に良好な整形波
形を得るための基本的方式に関する。
形を得るための基本的方式に関する。
第１図に従来からのインタフェース回路の一例ヲ示す。
この回路では、１のレシーバにヒスｆ＋）シス特性を持
たせて信号の切り換わシ時のチャタリングを抑えている
。また、２．３の終端抵抗によ広インピーダンスマツチ
ングを取っているので反射によるりンギングの発生を抑
えることが可能である。ところが、１のレシーバのしき
い値電圧を越えるような振幅の大きなパルスが誘導ノイ
ズ等により入ると、これを除去することはできない。こ
のような急ＩＩ農なノイズを除去するために従来第２図
のような回路も使われている。４．５の抵抗と６の容量
によりフィルタを形成し、これにより急罐なパルスを除
去することが可能である。
たせて信号の切り換わシ時のチャタリングを抑えている
。また、２．３の終端抵抗によ広インピーダンスマツチ
ングを取っているので反射によるりンギングの発生を抑
えることが可能である。ところが、１のレシーバのしき
い値電圧を越えるような振幅の大きなパルスが誘導ノイ
ズ等により入ると、これを除去することはできない。こ
のような急ＩＩ農なノイズを除去するために従来第２図
のような回路も使われている。４．５の抵抗と６の容量
によりフィルタを形成し、これにより急罐なパルスを除
去することが可能である。
ところが、この回路は、５の直列抵抗による電圧降下で
１のレシーバの入力におけるロウ電位が高くなる欠点が
あった０また、６の容量の充放電波形を整形するため、
温度によるしきい値電圧の変化により、遅延時間が犬き
く影響を受けるという欠点もあった。さらに、回路中に
６の容量を含むため集積化にも適さなかった。
１のレシーバの入力におけるロウ電位が高くなる欠点が
あった０また、６の容量の充放電波形を整形するため、
温度によるしきい値電圧の変化により、遅延時間が犬き
く影響を受けるという欠点もあった。さらに、回路中に
６の容量を含むため集積化にも適さなかった。
なおチャタリング防止回路としては実開昭５３−１８９
４７号公報に示しであるものが公知である。
４７号公報に示しであるものが公知である。
本発明の目的は、良好な整形波形が得られるインタフェ
ース回路を提供することにある。
ース回路を提供することにある。
本発明の特徴は、シフトレジスタを設けて、入力波形の
サンプリングを行ない、連続した信号状態のみを出力に
伝えることによりチャタリングや突発的なノイズを除き
、良好な整形波形を得るようにしたことにある。
サンプリングを行ない、連続した信号状態のみを出力に
伝えることによりチャタリングや突発的なノイズを除き
、良好な整形波形を得るようにしたことにある。
第３図は本発明の一実施例である。第１図で示した回路
に本発明の主要部分である７のシフトレジスタを追加し
た構成となっている。以下、本実施例の動作を第３図と
第４図により説明する。８の入力信号を１のゲートに加
えると、その出力波形は第４図９のようになる。これを
第３図７のシフトレジスタのクリア信号に入力する。一
方、第３図７のシフトレジスタのシリアル入力信号には
ハイレベルを加え、これを１０のクロックｍ号によりシ
フトさせるようにすると、クリア信号が入らない期間が
第４図１２に示すようにクロック周期×シフト回数：Ｎ
の間続けば第３図１１の出力信号がハイレベルとなる。
に本発明の主要部分である７のシフトレジスタを追加し
た構成となっている。以下、本実施例の動作を第３図と
第４図により説明する。８の入力信号を１のゲートに加
えると、その出力波形は第４図９のようになる。これを
第３図７のシフトレジスタのクリア信号に入力する。一
方、第３図７のシフトレジスタのシリアル入力信号には
ハイレベルを加え、これを１０のクロックｍ号によりシ
フトさせるようにすると、クリア信号が入らない期間が
第４図１２に示すようにクロック周期×シフト回数：Ｎ
の間続けば第３図１１の出力信号がハイレベルとなる。
従って、パルス巾がシフト時間以下の正のパルスは無視
されることになす、第４図９の入力波形が１１のように
整形される。この無視できる最大除去パルス巾はクロッ
ク周期×シフト数で決凍るため、容量と抵抗の時定数を
使った第２図の従来例に比べて温度の影響を受けにぐ〈
安定である。以上のように本実施例によれば、チャタリ
ングだけでなく、誘導ノイズ等による突発的な正のパル
スも確実に除去できる利点がある。また、回路中に容量
を含壕ないため、集積回路化にも適している。
されることになす、第４図９の入力波形が１１のように
整形される。この無視できる最大除去パルス巾はクロッ
ク周期×シフト数で決凍るため、容量と抵抗の時定数を
使った第２図の従来例に比べて温度の影響を受けにぐ〈
安定である。以上のように本実施例によれば、チャタリ
ングだけでなく、誘導ノイズ等による突発的な正のパル
スも確実に除去できる利点がある。また、回路中に容量
を含壕ないため、集積回路化にも適している。
第５図も本発明の実施例のひとつである。前記第３図と
異なり、連続した信号状態を検出するためのゲート１（
Ｓ、１７と、そのゲートの出力によりセット寸たけリセ
ットされるフリップフロップ１Ｂが追加された構成とな
っている。以下、本実施例の動作を第５図の［１路図と
第６図のタイムチャートにより説明する。本実施例では
、９の信号を７のシフトレジスタのシリアル入力端子に
加工へて、これをクロック信号１０によりシフトしてや
る。そして各段の出力信号Ｑ＋−Ｑｔ・・・ＱｎＯ状・
３ ・ 態がすべてハイレベルの５＃１６のゲートにより第６図
１３のようなセットパルスが出力され、これにより１８
のフリップフロップがセットされる。
異なり、連続した信号状態を検出するためのゲート１（
Ｓ、１７と、そのゲートの出力によりセット寸たけリセ
ットされるフリップフロップ１Ｂが追加された構成とな
っている。以下、本実施例の動作を第５図の［１路図と
第６図のタイムチャートにより説明する。本実施例では
、９の信号を７のシフトレジスタのシリアル入力端子に
加工へて、これをクロック信号１０によりシフトしてや
る。そして各段の出力信号Ｑ＋−Ｑｔ・・・ＱｎＯ状・
３ ・ 態がすべてハイレベルの５＃１６のゲートにより第６図
１３のようなセットパルスが出力され、これにより１８
のフリップフロップがセットされる。
またＱ＋、Ｑｔ−・・・Ｑｎの状態がすべてロウレベル
の時、丁々わちロウレベルがクロック周期×シフト数の
期間連続した時には１７のゲートにより第６図１４のよ
うなリセットパルスが出力され、フリップフロップ１８
がリセットされる。本実施例においては、第３図と異な
り、連続したロウレベルが入力された時出力をロウレベ
ルとする動作となるため、負のパルスに対してもクロッ
ク周期×シフト数以下の細いパルスは除去することが可
能である。従って出力整形波形は第６図１５のようにな
る。以上のように本実施例では、正負両方の突発性パル
スを除ぐことが可能であり、１Ａクロック周期）×（シ
フト数）の周波数より高い周波数成分を完全に除去して
しまう理想的なフィルタとして使用できる利点がある。
の時、丁々わちロウレベルがクロック周期×シフト数の
期間連続した時には１７のゲートにより第６図１４のよ
うなリセットパルスが出力され、フリップフロップ１８
がリセットされる。本実施例においては、第３図と異な
り、連続したロウレベルが入力された時出力をロウレベ
ルとする動作となるため、負のパルスに対してもクロッ
ク周期×シフト数以下の細いパルスは除去することが可
能である。従って出力整形波形は第６図１５のようにな
る。以上のように本実施例では、正負両方の突発性パル
スを除ぐことが可能であり、１Ａクロック周期）×（シ
フト数）の周波数より高い周波数成分を完全に除去して
しまう理想的なフィルタとして使用できる利点がある。
また、正進行遅れ時間１２と負進行遅れ時間が同一とな
るため、デユーティサイクルを変化させることなしに〜
ノ４ ・ イズやチャタリング等の成分を除去することが出来る利
点もある。
るため、デユーティサイクルを変化させることなしに〜
ノ４ ・ イズやチャタリング等の成分を除去することが出来る利
点もある。
本発明によれば、入力波形からチャタリングだけでなく
、振幅の大きなノイズも除去可能となるため、耐ノイズ
性が向上する。また、回路中に容量を必要としないため
、温度に対して安定々特性が得られるとともに、集積回
路化にも的している。
、振幅の大きなノイズも除去可能となるため、耐ノイズ
性が向上する。また、回路中に容量を必要としないため
、温度に対して安定々特性が得られるとともに、集積回
路化にも的している。
第１図はインピーダンス整合をとった従来例、第２図は
フィルタ回路を有する従来例、第３図は本発明の一実施
例の回路図、第４図はそのタイミングチャート、第５図
は本発明の別の一実施例、第６図はそのタイミングチャ
ートである。 １はヒステリシス特性を有するレジ−バ、２゜３は整合
用終端抵抗、４．５はフィルタ時定数用抵抗、６はフィ
ルタ時定数用容量、７はシフトレジスタ、８は入力信号
、９は１次整形信号、１０はクロック信号、１１は出力
整形信号、１２は正進行遅延時間、１３はフリップフロ
ップセット信号、１４はフリップフロップリセット信号
−１５は第５図の実施例における出力整形信号、１６は
連続ハイレベル状態検出ゲート、１７は連続ロウレベル
状態検出ゲート、１Ｂはフリップフロップ・ ７ ・ 第 １ 図
フィルタ回路を有する従来例、第３図は本発明の一実施
例の回路図、第４図はそのタイミングチャート、第５図
は本発明の別の一実施例、第６図はそのタイミングチャ
ートである。 １はヒステリシス特性を有するレジ−バ、２゜３は整合
用終端抵抗、４．５はフィルタ時定数用抵抗、６はフィ
ルタ時定数用容量、７はシフトレジスタ、８は入力信号
、９は１次整形信号、１０はクロック信号、１１は出力
整形信号、１２は正進行遅延時間、１３はフリップフロ
ップセット信号、１４はフリップフロップリセット信号
−１５は第５図の実施例における出力整形信号、１６は
連続ハイレベル状態検出ゲート、１７は連続ロウレベル
状態検出ゲート、１Ｂはフリップフロップ・ ７ ・ 第 １ 図
Claims (1)
- 他の機器や回路からのアナログ信号またはディジタル信
号を受け取り、波形整形を行なうインタフェース回路に
おいて、シフトレジスタを用いてサンプリングを行ない
、突発的な信号変化を無視することにより良好な整形波
形を得ることを特徴としたインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230109A JPS61109317A (ja) | 1984-11-02 | 1984-11-02 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230109A JPS61109317A (ja) | 1984-11-02 | 1984-11-02 | インタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109317A true JPS61109317A (ja) | 1986-05-27 |
Family
ID=16902698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230109A Pending JPS61109317A (ja) | 1984-11-02 | 1984-11-02 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109317A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0343317A2 (en) * | 1988-05-26 | 1989-11-29 | Hitachi, Ltd. | Filter circuit |
| JPH0247914A (ja) * | 1988-08-09 | 1990-02-16 | Fujitsu Ltd | ディジタル雑音消去方式 |
| EP1093224A2 (de) * | 1999-10-11 | 2001-04-18 | Asm Automation, Sensorik, Messtechnik Gmbh | Impulsdetektor und Verfahren zur Detektion von sinusförmigen Impulsen |
-
1984
- 1984-11-02 JP JP59230109A patent/JPS61109317A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0343317A2 (en) * | 1988-05-26 | 1989-11-29 | Hitachi, Ltd. | Filter circuit |
| EP0343317A3 (en) * | 1988-05-26 | 1990-01-24 | Hitachi, Ltd. | Filter circuit |
| US4961014A (en) * | 1988-05-26 | 1990-10-02 | Toshiro Kasahara | Filter circuit utilizing reversible counter for generating a satisfactory hysteresis |
| JPH0247914A (ja) * | 1988-08-09 | 1990-02-16 | Fujitsu Ltd | ディジタル雑音消去方式 |
| EP1093224A2 (de) * | 1999-10-11 | 2001-04-18 | Asm Automation, Sensorik, Messtechnik Gmbh | Impulsdetektor und Verfahren zur Detektion von sinusförmigen Impulsen |
| EP1093224A3 (de) * | 1999-10-11 | 2004-07-21 | Asm Automation, Sensorik, Messtechnik Gmbh | Impulsdetektor und Verfahren zur Detektion von sinusförmigen Impulsen |
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