JPS61105653A - 接続されたユ−ザのプロセツサとは独立の並列ガ−ベツジコレクシヨン機能を有するコンピユ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、記憶装置における改良に関わり、特に結合さ
れるニーずのプロセッサに関係なく、一般的に言って自
動記憶動作そして特にはガーベツジ　コレクションおよ
び参照計数を可能にする型の記憶装置における改良に関
する。

従来技術 記憶装置管理システムの開発は、多くの関連の研究分野
と共に長い歴史を有している。ここ数年の間、メモリ構
造の割当ておよび割当解除に対して非常に大きな関心が
寄せられている。これに関連の多くの記憶装置の構造が
、マサチュ七ツツ州所在のＡｄｄｉｓｏｎ　−Ｗｅｓｌ
ｅｙ社発行の１１．　Ｍ、　Ｄｅｉｔｅｌ著の「Ａｎ工
ｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｏｐｅｒａｔｉｎｇ　
Ｓｙｓｔｅｍｓ　Ｊ（１９８２年）、第７章に示されて
いる。他の主要な事項は同上社１９６８年発行のり、Ｋ
ｎｕｔｈ著の「Ｔｈｅ　Ａｒｔ　ｏｆ　Ｃｏｍｐｕｔｅ
ｒ　Ｐｒｏｇｒａｍｍｉｎｇ　Ｊの第１巻の「Ｆｕｎｄ
ａｍｅｎｔａｌム１ｇｏｒｉｔｈｍｓ　Ｊに論述されて
いる。

ここに開示する本発明は、主として、ガーベツジ　コレ
クション（不要情報の整理）が行なわれる重ね管理メモ
リに関する。ここで重ね管理もしくはヒープ管理（Ｈｅ
ａｐ　Ｍａｎａｇｅ　）とは考察下の記憶装置の１時的
秩序または大きさに関係なく、（明確Ｋまたは含蓄的Ｋ
）メモリに割当を行なったり割当を解除することを意味
する。また、ガーペッジ　コレクションメモリとは、使
用可能なメモリを自動的に回収して、それにより、必要
に応じメモリの空間を有効に利用するために、次から次
へとメモリを再構成することができるメモリである。こ
のようなガーベツジ　コレクション技術の背景ならびに
関連の背景資料に関しては、１９８１年９月発行の「Ｃ
ｏｍｐｕｔｉｎｇ　５ｕｒｖｅｉｓ　ＪＶｏｌ、　１３
　、墓３９頁３４１−３６７に掲載の００ｈｅｎ　、Ｔ
、著の「Ｇａｒｂａｇｅ　Ｃｏ１１ｅｃｔｉｏｎ　ｏｆ
　ＬｉｎｋｅｄＤａｔａ　８ｔｒｕｃｔｕｒｅｓ　Ｊが
挙げられ、また１９７７年９月発行の［Ｍａｓｓａｃｈ
ｕｓｅｔｔｓ工ｎ５ｔｉｔｕｔｅ　ｏｆＴｅｃｈｎｏｌ
ｏｇｙ　、　Ｗｏｒｋｉｎｇ　Ｐａｐｅｒ　１１１　Ｊ
掲載のＰ、Ｂ１５ｈｏｐ著の「Ｇａｒｂａｇｅ、Ｃｏ１
１ｅｃｔｉｏｎ　ｉｎ　ａ　ＶｅｒｙＬａｒｇｅ　Ａｄ
ｄｒｅｓｓ日ｐａｃｅ　Ｊにも開示しである。

人工知能の急速な発展と共に関心がもたれているのは、
例えば動的組織化を必要とする極めて大きく複雑な情報
を記憶保有するのに使用されるような謂ゆる「知識ペー
ス」と称される大型のデータ　ペースの開発である。例
えば、「Ｐｒｅｌｉｍｉｎ−ａｒｙ　Ｒｅｐｏｒｔ　ｏ
ｎ　ＩＦｉｆｔｈ　Ｇｅｎｅｒａｔｉｏｎ　ｃｏｍｐｕ
ｔｅｒ８ｙｓ＋ｔｅｍｓ　、工Ｃ０ＴＪＫ所蔵のＢｕＷ
＆、　Ｍ、他の「Ｋｎｏｗ−１ｅｄｇｅ　Ｂａ５ｅ　Ｍ
ｅｃｈａｎｉｓｍ　Ｊを参照されたい。このような考究
されているあるいは実施されている大型データベースの
例には、逐語的事件報告のような法律情報、特定の徴候
を示す病気の診断に用いられる医学的情報、アゾストラ
クト、請求範囲等等を含む成る種の特許情報を格納して
いるデータベースがある。このようなデータ　ベースに
おいては、時として１００万の単語や文字を探索して、
特定の記録（事件、特許、診断等々）を識別することが
しばしば望まれる。

現在、このような重ね割当てデータベース（Ｌｉ５ｐ指
示が−ベッジ　コレクション　データベースをも含む）
を実現するのに、　　Ｌｉ５ｐのような特定の計算機言
語ならびにそれよりも使用頻度は小さいがＰａ５ｃａｌ
およびＡｄａが用いられている。

メモリの割当、割当解除、ガーペツジ　コレクション（
不要情報整理もしくはちり集め〕およびコンパクション
（凝縮）が行なわれる伝統的なアーキテクチャにおいて
は、通常用いられている言語実行時間支援およびコンパ
イラが、ガーペツジフレクションおよびコンパクション
を司り、そして仮想記憶装置が設けられている場合には
、該仮想記憶装置の管理を司るのはハードウェアおよび
オペレーチング　システムである。典型的に、オペレー
チング　システムにおいては、例えば、通常、支援スト
レッジに対しページをどの様に変位するかを決焙するの
に５成る種の要求ページの最近最小使用（ＲＬＵ　）ス
キーマならびに１どのページが必要とされ、どのページ
が最早や必要とされないかを特定するためのガーベツジ
　コレクタが用いられている。

プログラマがしばしば出金う重要な問題の１つに、用い
られる特定のメモリの速度に直接関係がある個々のワー
ドに対するアクセス速度がある。

また記憶装置が後入れ先出しく　ＬｉＩＰＯ）で割当て
られなかったり、また一定の大きさでない場合には、割
当ての速度が困難な問題となっている。また、メモリの
ブロックが利用可能になる時点（これはプルグラムの及
ぶところではない、）と、仮想記憶空間のレディー大き
さが得られる時点との間の時間遅延がしばしば問題とな
る。と言うのは、ガーベツジ　コレクションの費用は、
回収されるが一ペツジ量ではなく収集が行なわれるスペ
ースの大きさと共に増大するからである。最後に安全性
が重要な問題である。と言うのは、通常プログラムは、
プログラムまたはメモリの設計において故意かあるいは
過失で、記憶装置の実際の構造を無視したりデータ　ブ
ロックの書過ぎ（ｏｖｅｒｖｒｒ−１ｔｅ　）や完全な
抹消が容易に起り得るからである。

本発明を用いることができる典型的な記憶装置としては
、例えば１９８４年６月１２日付けの０ｘｌｅｙ他の米
国特許願（発明の名称：　Ｃ０ＭＰＵ’ｒＦｉＲＭＥＭ
ＯＲＹ　８ＹＳＴＩＣＭ　）ならびに１９８４年６月１
２日付けのＴｈａｔＬｅ他の米国特許願（発明の名称：
ｃＯＭＰＵＴ！１Ｊｔ　　ＳＹ８ＴＩＩｆＭ　ＭＭＡＢ
ＩＩａｚｍ（）　Ａｖ’Ｉ’ＯＭムＴ工ＣＭＩＣＭＯＲ
ＹＯＰＩＩ：ＲＡＴＡＯＭＳ　）各明細書に見ることが
できる。なお、これら米国特許願は双方共に本出願人に
譲渡されているものであり、その内容は、参考のために
本明細書に援用しである。

上記両米国特許願に記述されている型の典型的な記憶装
置ならびに関連のユーザ（使用者）のプロセッサの動作
において、ニーずのプロセッサ（叡必要に応じ、記憶空
間の割当てを要求する。このメモリの割当は仮想アドレ
ス空間で行なわれることが多い。割当てはしばしば仮想
アドレス空間の始めから終りまでのスペースを割当てる
ことにより達成されている。仮想アダレ空間間カを完全
に割当てられてしまうと、その次に起る空間割当て要求
は、既に割当てられている仮想アドレス空間における再
使用可能なスペースが識別され回収されるまでは拒絶し
なければならな（１゜ 従来、割当てられた仮想アドレス空間を回収するために
ユーザのＯＰＨによって行なわれて（Ｓる処理を中断し
てガーペツジ　コレクション　アルがリズムをＣＰＵで
実行することにより、ガーベッジ　コレクション（不要
情報整理また＆！ちり集めとも称される）を行なってい
る。しかしなうｔら、メモリが大きくなるにつれて、ガ
ーペツジ　コレクション処理には益々時間がかかり、そ
の間主ゾ田セスルーチンは実行できな（−１゜ この問題に鑑み、「並列」または「同時」ガーペツジ　
コレクションが提案されて（する。しかしながらこれは
、現在まで本出願人の知る限り、真の意味での並列ガー
ペツジ　フレクション処理ヲｉ実際には達成されていな
い。なお、並列ガーペツジ　コレクション処理と関連し
て、従来多様に用−一うれている幾つかの術語について
明確な定義付けが必要であろう。本明細書において＆家
「並列」ゴーベック　コレクション処理とは、ユーザの
プロセッサから完全に独立して、しかもユーザのプロセ
ッサの動作と同時に行なわれるガーペツジフレクション
処理を表わす。従来にお〜１てヲ１１　ガーペツジ　コ
レクション処理と関連して用０られる術語「並列」は「
同時」の意味を含んで〜・た。

術語「同時」処理は、ユーザのｃ’ｐ■動作とインター
リープもしくは時分割的に行なわれるガーペツジ　コレ
クション処理を意味するのに用（１られる。同時ガーペ
ツジ　コレクションは、例え＆ゴ、時分割アクセスおよ
び処理動作を含み、そしてガーペツジ　コレクション　
ルーチンおよび通常の動作ルーチンで交互に動作する単
一のプロセッサにより行なわれるが−ペッツ　コレクシ
ョン処理を含む。

［Ｃ！ｏｍｍｕｎｉｃａｔｉｏｎｓ　ｏｆ　ｔｈｅ　Ａ
ＯＭ　Ｊ　、　ＶｏＬ　２１　。

Ａ　１１　（１９７８年１１月）頁９６６−９７７に掲
載のＩＬ　Ｗ、　Ｄｉｊ　ｋＢ　ｔｒ　ａ他のｒ　Ｏｎ
　−ｔ、ｈｅ　−ＦＬＹＧａｒｂａｇｅ　Ｃｏ１１ｅｃ
ｔｉｏｎ　：　Ａｎ　Ｅｘｅｒｃｉｓｅ　ｉｎ　ｃｏｏ
ｐｅｒ−ａｔｉｏｎ　Ｊにはユーザのプロセッサ（また
は［ミューテイタ：　ｍｕｔａｔｏｒ　Ｊ　）の動作と
少なくとも同時にだ−ベック　コレクションを行なう第
２のプロセッサを使用することが提案されている。また
、「Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　ｏｆ　ｔｈｅ　Ａ
ＣＭ　Ｊ　、　Ｖｏｌ、　１８　＊　＆９（１９７５年
９月）９頁４９５−５０８に掲載のＧ、　ＸＪ、　５ｔ
ｅｅｌｅの論文「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ　ｃ
ｏｍｐａ−ｃｔｉｎｇ　ｇａｒｂａｇｓ　ｃｏｌｌｅｃ
ｔｉｏｎ　Ｊには別のガーベツジ　コレクション方法が
示唆されている。

Ｄｉｊｋｓｔｒａの方法によれば、割当てられたブロッ
クは、ユーザのプログラムの使用に依存し、黒、灰色ま
たは白でマークされる。また、５ｔｅｅｌｅの方法では
、セルをマークするのにセマフォが用いられている。し
かしながら、両方法とも、少なくとも用いたセルのマー
キングならびにガーベッジコレクション用プロセッサと
の時間的に同時の動作においては、ユーザのプロセッサ
の関与が要求される。

さらに、従来用いられている別の方法として、メモリ内
の各ブロックまたはセルに、該ブロックまたはセルがポ
インタあるいは参照の対象になっているかどうかの指示
を与える参照カウンタが設けられている。その基礎とな
る認識は、ブロックあるいはセルに対して参照が行なわ
れない場合には、該ブロックまたはセルはメモリ内で到
達不可能であり、したがってガーベツジ（不要情報）と
なり、したがって収集しスペースを回収することができ
ると言う点である。

先に掲げたＰ、Ｂ、　Ｂ１５ｈｏｐの論文には、アドレ
ス空間が区分されている領域にガーベッジ　コレクショ
ンを行なうことｋより、仮想アドレス空間全体よりも小
さな空間でガーペツジ　コレクションを行なうことがで
きる旨の示唆がある。各領域は、領域に向けられたポイ
ンタのリストを維持しているρで、ガーペツジ　コレク
ションが行なわれつつある領域内のセルあるいはブロッ
クに対する参照の存否を判定する上でアドレス空間全体
を探索する必要はないからである。

発明の目的および構成 上述の背景技術に艦み本発明の目的は、結合されるユー
ザのプロセッサとは独立して自動メモリ動作を可能にす
るガーペツジ　コレクションが行なわれる記憶装置を提
供することにある。

本発明の他の目的は、ユーザのＣＰＵおよび記憶域管理
装置もしくはＭ、ＭＵの責任が分かれておって、０Ｐｔ
ｌｒはポインタの管理の責に当らず、ＭＭＵはメモリ内
でデータを自由に動かす能力を有し、そしてＣＰＵおよ
びＭＭＵが双方共に、態別に独立してしかも同時に動作
することができる上述の型のガーベッジ　コレクション
が行なわれる記憶装置を提供することにある。

本発明のさらに他の目的は、特定のＣＰＵ言語での実効
、特定のオペレーチングシステムおよびＣＰＵマイクロ
フ−げに束縛されない上述の型のが一ベツジ　コレクシ
ョンが行なわれる記憶装置を提供することにある。

ＣＰＵおよびＭＭＵが上述のように、動作において分離
することを可能にするためにメモリのブロックが情報お
よび識別タグ（標識）を持ち、そして記憶装置のが−ベ
ック　コレクションは厳密にＭＩＪＨによって管理され
る上述の型の記憶域管理装置を提供することにある。

本発明のさらに他の目的は、記憶装置内のが−ベック　
コレクション（不要情報整理）がユーザのプロセッサの
動作と並列に行なわれ、そして鑓インタ参照計数ならび
にガーペツジ　コレクション　アルｊ”　ＩＪズムが用
いられる上述の型の記憶装置を提供することにある。

上に述べた目的ならびに他の目的、特徴および利点は、
添付図面を参照しての以下の説明から当業者には明らか
となろう。本発明の広い様相に従がえば、ユーザのＯＰ
Ｕからの条件、ＩＩＱＵまたは命令に応答してメモリブ
ロックを割当て、それによりユーザのＯＰＵが、割当て
られたメモリブロックに関し、ＩＱｔｒ、読取り、書込
みおよび命令の移動を実行することができ、さらにユー
ザのプロセッサとは独立にそれと並行にガーペツジコレ
クシロンを行なうことができることを特徴とする。記憶
装置の動作は、ユーザのＣＰＵを記憶装置に接続し、記
憶装置をしてユーザの０７０に対しブロック構成のメモ
リとして扱うことを可能に、しかもＭＭＵをして、ニー
ずの０ＰＩＴから独立し且つ実質的に不透過に、ガーペ
ツジ　コレクション処理を含むメモリのオーバヘッド機
能を制御することを可能にする結合もしくは連結レジス
タの使用を基礎とするものである。

以下図面を参照し、本発明の実施例に関し説明するが、
全図面を通して同じ参照数字は同じもしくは類似の部分
を指すのに用いられている。

実施例 第１図に示すように、本発明の記憶装置１０は、使用者
もしくはユーザの０ＰｔＴ２Ｑと接続される記憶域管理
装置１１と物理的メモリ１２を備えている。追って明ら
かとなるように、従来のメモリ動作とは異なり、ユーザ
のＣＰＵ２０ならびＫここに開示した改良記憶域管理装
置（ＭＭＵ）１１モリ内で自由に９”−夕を動かすこと
ができる。ざらＩＣ，ＣＰＵ２０は、偶然的にもあるい
は故意に記憶装置もしくはメモリの情報構造を破壊した
り変えたりすることはできない。このことはメモリの組
織的完全性を維持するのに必要なことである。

追って明らかなように、使用者もしくはユーザのＣ！Ｐ
ｔＪ２Ｑは記憶装置１０とコンバチゾルな実質的に任意
の型もしくは種類のものとすることができる。

ユーザの０Ｐ０２０側から見た場合、記憶装置１０はブ
ロック構成であると見做すことができる。

第２図を参照するに１記憶装置１０の実際の構造もしく
はハードウェア構造に関係なく、参照数字（１０）、お
よび関連の破線矢印で示すように、ユーザのｃｐｔｙ２
（ＩＫとっては、見掛は上、論理メモリ構成１０を呈す
る。この論理メモリ構成１０は本明細書では「論理アド
レス空間もしくはスペース」と称する。この論理アｒレ
ス空間は、後述する記憶域管理装置もしくはＭＭＵから
見た場合に１記憶内容の代表もしくは抽出データもしく
は仮想アドレスを記憶する「仮想アドレス空間」とも、
また記憶装置の実際の物理的記憶要素である物理的メモ
リとも異なる。

論理メモリ装置１０は、追って第３図を参照して詳述す
る連結もしくは結合レジスタ装置１５を備えている。こ
の結合レジスタ１５は、論理メモリ装置１０に対しウィ
ンドウもしくは出力？−トとしての機能を果す（結合レ
ジスタ１５は、記憶装置１０の実際の一部分であって、
ユーザｂｂのＣＰＵから見た場合のブロック配列を、実
際に記憶域管理が行われる仮想アドレス空間に変換する
機能を司る）。この結合レジスタ装置１５の概念は、任
意時点において、ユーザのプロセッサ２０は限られた数
のブロックしか直接アドレスすることができないと言う
事実、より詳しく述べると、ユーザのプロセッサは結合
レジスタ装置１５内の一群の結合レジスタ内に格納され
ているポインタを有するブロックしか直接アドレスでき
ないと言うＩ！１ｉｌＫ基ずく。

ユーザのＣ！Ｐｆｆ２Ｑは、典型的な例において、２つ
の動作モードで連結もしくは結合レジスタ装置゛１５を
使用する。即ち、結合レジスタ１５には、メモリ内の特
定のブロックのアドレシング可能性を設定するためにブ
ロック識別子をロードすることができる。これを、アド
レシング可能性が設定されつつあるブロックに対する特
定レジスタ「結合」と称する。なお術語「連結もしくは
結合」は、レジスタの名称、番号または識別子およびデ
ロッ′　りの連結もしくは結合を強調するのに用いられ
ている術語である。明らかなように、結合レジスタ内に
格納することができるブロック識別子のソース（源）に
対しては成る程度の制約が課せられる。

初期設定シートストラップ　アドレスを除き、ブロック
　アドレスの唯一のアドレス源は、先に結合されている
ブロックまたは他の結合レジスタからのブロック　アド
レスである。

結合レジスタ１５の他の主動作モードは、先に結合され
ているブロック内において成る値を参照するためのベー
スとしての動作である。例えば特定の相対デマツク場所
におけるデータに対する０Ｐｔ７の要求に応答して、Ｍ
Ｍｔ７は、結合レジスタに収容されているブロック　ア
ドレス　フィールドの内容にインデックス（索引）計数
を加算することにより、ブロック内に格納されている特
定の値に対するアドレスを発生する。明らかなよ５に５
上記インデツクスは特定のブロックに対して有効なイン
デックスであることを確証する必要がある。例えば、上
記インデックスが２ワードのブロックの４番目のワード
を指定しないこと、したがって無効ではないことを検証
する必要がある。

結合レジスタ装置は、相対インデックスとして現在ブロ
ックに結合されているレジスタの名称に対しこの種のア
ドレシングを行なうことができる。

したがって、参照を行なう前にインデックスが有効であ
るか否かの完全なチェックが行なわれる。

さらに詳細に述べると、結合レジスタ装置１５は、多数
の個々結合レジスタ２１．２２・・・、３０゜を備えて
おり、これら個々の結合レジスタはユーザのＣＰＵ２０
に、よりアドレシング可能であり且つ操作可能である。

ユーザのＣ！ＰＩ：ｒが結合レジスタをアドレシングす
る仕方は、例えば、「レジスタ、ＩＪ、ｒレジスタ５」
等々のように特定の結合レジスタを単に指定することに
より行なうことができる。結合レジスタ装置１５は、記
憶域管理装置もしくはＭＭｔＴの特定の用途に応じて必
要とされる数の結合レジスタを有することができる。

記憶装置１０内には、大きい物理的メモリ（追って詳述
する）が設けられており、このメモリから、メモリブロ
ックを割当てることができる。例えば、第２図を参照す
るに、２つのメモリブロック４０および４５がＯＦσか
らの関連の命令（後述する）により設定されている。設
定されたブロックの各々は、見出し部分４０ｈおよび４
５ｈと、少なくとも結合レジスタ装置１５の結合レジス
タ２０ないし３０のうちの１つに再生される部分とを有
する。各ブロックの見出しは、特に、ブロック識別デー
タ、ブロック長データ、デリック種（タイプ）データ、
ブロックの長さを指示するデータ、フラッグ等を収容し
得る。

さらに各ブロック４０および４５には、それぞれデータ
　ワード４０ｄおよび４５ｄが格納されている。データ
　ワーＦ４０ｄおよび４５ｄは、アドレス場所の数だけ
、ブロック４０および４５の各見出しから変位されてい
る。このアドレス場所の数は、ユーザのＣＰＵＶｃよる
特定のアドレス場所を含め多くの要因に依存する。さら
に具体的に述べると、ユーザのＣｔＰＵは、例えば結合
レジスタ装置１５のレジスタ２１内に格納されている見
出しからの変位を指定することＫよりブロック４０の記
憶場所４０ｄにデータを書込むことができる。ユーザの
Ｃ１’Ｕが所望のデリック場所を特定する仕方は、ブロ
ックが結合されている特定の結合レジスタ（例えば「レ
ジスタｉＪ）ならびに結合されているブロック内の変位
（例えば「ｊ」）を指定１することにより実現される。

指定もしくは特定された値は、そこで、直接ユーザのＣ
ＰＨに対してデータとして戻すこともできるし、或いは
また結合レジスタ装置（同じまたは異なった）指定の結
合レジスタに書込むことができる。

追って詳述するが、ここで例として、０ＰＵ２０が、記
憶装置１ｉｕ！＄１０に対して、成る特定の長さの参照
数字４０で示したブロックを創成する命令を発生するこ
とができるものとする。そうすることＫより、ＯＦ■は
、ＭＭＵＫ対して、例えばレジスタ２１のようなＯＦ■
に向けられた目標結合レジスタにブロック４０に対する
鑓インタをロードする指令を発生する。しかる後に％０
ＰＵ２０は、結合レジスタ２１内のポインタにより指示
される見出しのアドレスから変位「ｊ」を指定すること
によりブロック４０へのデータ書込み命令を発生する。

ここで０ＰＵ１Ｑは、ポインタＳ１：０゛および変位「
ｊ」を格納している特定の結合レジスタを指定するだけ
であって、ブロック４０のアドレスを指定するものでな
いことを強調して置く。

結合レジスタ装置１５の結合レジスタは、第３図に詳細
に示しである。次にこの第３ｖ！Ｊを参照して説明する
。結合レジスタ装置の各結合レジスタは、「部分ａ」、
「部分ｂ」および「部分Ｃ」で示した３つの部分を有し
ている。これら部分ａないしＣの各々は追って詳述する
ように１成る種のブロック識別情報を格納している。図
には、ブロック４０および４５が示されており、そのう
ちブロック４０は、部分ａないしＣを有する結合レジス
タに結合されている（同じことが、追って明らかになる
ように１デ田、ツク４５についても当嵌まる）。ブロッ
ク４０内の見出し□情報は、ブロック４０の始めの部分
に格納され、第１および第２のセグメントもしくは区分
は、結合レジスタの部分ａおよびｂ内の情報に対応する
情報を格納している。関心のない他の情報は、この場合
、見出し部分４０ｈ内に格納して置くことができよう。

再び結合レジスタの部分子ａＪを参照するに５３つの情
報、即ちユーザのＣＰＵグロック　タグ（標式）６１、
ＭＭＵタグ６２およびブロックサイズ　セグメント６３
が存在する。

結合レジスタの部分子ｂＪは５つのセグメントを有する
。第１のセグメントもしくは区分６４は使用者のＣＰｔ
ｒのタグｂのためのものであり、それＫｔｉＡ＜セグメ
ントはＭＭＵのタグ６５のためのものであり、そして領
域６６は成る種のフラッグのためのものであり、領域６
７は領域識別子を格納シ、そして２つ分のセグメント領
域は参照計数（後述する）を格納している。結合レジス
タのレジスタ部「ｂ」のフラッグ部分子Ｏ内のフラッグ
は、種々なフラッグを格納することができ、その例とし
て、「ロック」、「結合」、「スカベンジ」等がある。

簡単に述べると、ロック　フラッグは例えばブロックの
設定もしくは変位において、その間、当該ブロックの、
ＭＭＵ以外によるアドレシングを禁止するのに用いるこ
とができよう。また、結合フラッグは、例えば、当該ブ
ロックが結合レジスタに結合されていることを指示する
のに用いることができよう。さらに１スカベンジ　フラ
ッグはガーベツジ　コレクション処理（不要情報盤３１
）中に使用することができよう。種々なフラッグ動作の
詳細に関しては後述する。

結合レジスタの部ｒｃＪも２つのセグメントもしくは区
分を有する。第１のセグメント６４は、ＭＭｔ７タグの
ためのものであり、そして第２のセグメント７１は、特
定のブロックの見出しに対する一インタまたはデータの
ためのものである。いずれの場合にも、セグメント７１
の内容は観察者に対しては「データ」として現われる。

結合レジスタの部分「Ｃ」内の情報は、実際上は、ブロ
ック４０の見出しに再生することはできず、単に、連結
もしくは結合レジスタの部分として存在し得、るに過ぎ
ない。

したがって、成る処理に関連し、上述のように、結合レ
ジスタ装置内でのブロックの設定もしくは結合（連結）
においては、特定のデ党ツク場所もしくはアドレスが相
対インデックスによりユーザのＣＰＨにより参照される
。第３図において、参照される特定の場所は、参照ブロ
ック４５にＰＣで示しである。この例において、結合レ
ジスタ装置に結合すべき次のデ豐ツクに対するポインタ
を格納しているのは、この「データ」ワードである。

場所Ｐｃのワードは点線で示すように、結合レジスタの
部分子ｃＪＫ移される。ＭＭＵタグ（標識）６４は、「
データ」が実際にポインタであるか否かを指示する。ポ
インタでない場合には、プ四セスは直ちに中断されるか
或いはエラーメツセージが発生される。レジスタの部分
「Ｃ」に格納されている部分７１の「データ」が有効ポ
インタである場合には、このポインタは結合すべきブロ
ック４０の見出し情報４０ｈを指示する。見出し４０ｈ
の第１および第２のレジスタ内の情報はそこで、先に述
べたような仕方でレジスタ部分子ａＪおよびｒｂＪに移
され、それにより結合もしくは連結プロセスが完了する
。

第２図および第３図の論理メモリ構成を可能にする結合
もしくは連結レジスタ装置を実現するためには、第４図
に示したように配列されたハードウェアを用いることが
できる。本発明による結谷もしくは連結レジスタ装置１
５を実現するためのバーＰウェアは、使用者の０Ｐｔ７
２Ｑ（第１図）と結合レジスタ装置１５との間を接続す
るためのＣＩ’Ｕインターフェース８０と、ゾ田七ツサ
（第５図を参照して後述する）を制御するＭＭ１７と、
結合もしくは連結レジスタ装置１５との間に接続を形成
するためのプ田セッサ　インターフェース８１を備えて
いる。結合レジスタ装置１５は上述のように情報が書込
まれる個々の結合レジスタからなる結合レジスタ　ファ
イル８３を備えている。

この結合レジスタ　ファイル８３は、直接ＣＰＵインタ
ーフェース８０に接続される。さらに、結合レジスタ　
ファイル８３は、データ路制御回路８４を介しゾロセッ
サ　インターフェース８１に接続されている。

さらに、二−デのゾνセツサから命令を受け、ユーザの
ＣＩ’Ｕにより発生される特定の命令を解読するために
、ＣＰＵインターフェース８０に接続された命令デコー
ダ９０が設けられる。命令デコーダ９０からの出力は、
シーケンサ９２およびマイクロフード発生器もしくは制
御ＲＯＭ／ＲＡＭ９３に送られる。ＭＭＵプロセッサと
関連して設けられるマイク胃コード発生器もしくは制御
ＲＯＭ／　ｘ　Ａ　Ｍ　ｇ　３は、結合レジスタ　ファ
イル８３およびデータ路選択回路８４の動作を制御する
。

上の説明から明らかなように、結合もしくは連結レジス
タ装置１５の回路は周知の技術を用いて、標準ＴＴＬま
たはＭ８工回路或いはカスタムＩｔｓ工もしくはＶＬ８
エチップとして製造することができる。

上述のように、、既述のメモリアー中テクチャを実現す
るための結合もしくは連結レジスタ１５の動作は、マイ
クロコードＲＯＭ　／　ＲＡＭ　９３内に格納されてい
るマイクロコード制御プログラムの制御下にある。マイ
クロコードの設計は、（後述するよ５に：）用“いられ
るメモリプロセッサの種類、記憶装置を構成するハード
ウェアの種類等々のような要因に依存する。単なる例と
してではあるが、完全を期すために、結合もしくは連結
レジスタ装置を含め、本発明の記憶装置の動作を模擬す
るために標準リストマシンで実行することができるＬｉ
ｆｉｐプログラムが本明細書く添付の付録ムに示しであ
る。しかしながら、記憶装置のいろいろな他の冥施態Ｓ
をも同等に有利に採用し得ることは理解されるであろう
。

物理的メモリ１２と関連して、本発明の記憶装置を形成
する記憶域管理装置もしくはＭＭＵ　１１を実現するた
めのハードウェアは全く慣用のものであり、第５図に示
しである。図示のよ５に、記憶装置１０は、ユーザのＣ
ＰＵ　２０に接続された既述の結合もしくは連結レジス
タ装置１５を備えている（第１図参照）。図示のよ５に
、結合もしくは連結レジスタ装置１５から、既述のよう
に１ユーデのａＰｔｙ　２　ｇに対して指令、結合レジ
スタ、インデックス、データ、制御および状態の各線路
が設けられる。記憶域管理装置もしくはＭＭｆｆ　ｌ　
ｌの動作は、プロセッサ１０Ｇによって制御される。こ
のプロセッサには、図示のように、結合もしくは連結レ
ジスタ装置１５に接続される指令、仮想アドレス、制御
およびデータの各線路が設けられている。本発明の記憶
装置と組合せ【動作すべき物理的メモリの特定の型式に
依存して、プロセッサ１００による制御のためにいろい
ろなメモリインターフェース装置を設けることがてきる
。即ち図示のように、例えば半導体からなるハードな物
理的メモリ、バブル記憶装置、その他当該技術分野で知
られている他の記憶要素から構成することがテキル主メ
モリ１０２が設けられる。この主メモリ１０２は、ペー
ジテーブル装置１０４により結合もしくは連結レジスタ
装置１５に接続される。

結合レジスタ装置１５と物理的メモリ１０２との間のデ
ータの流れは、ページテーブル装置１０４を介し、結合
レジスタ装置１５と上記ページテーブル装置１０４との
間に接続されている指令、仮想アドレス、制御およびデ
ータ線路を有するプロセッサ１００によって制御される
。さらに、本発明によるＭＭＵｌ　１と組１合せて用い
ることができる形態のメモリとしてディスク装置１０６
ｔ−設げることができる。このディスク装置１０６は、
当該技術分野で周知の磁気ディスク、光学ディスクその
他周知のディスクメモリとすることができる。

ディスク装置１０６は、ディスクコントローラ（制御装
置）１０８によって制御され、一方、該ディスクコント
ローラは制御、データおよび指令線路ｔ−介しプロセッ
サ１００により、図示のよう（データ、制御および物理
的アドレス線路を介して連結レジスタ装置１５およびペ
ージテーブル装置１０４に対して制御される。

なお、物理的主メモリ１０２およびディスク装置１０６
が示してはあるが、本発明は、このようなメモリもしく
は記憶装置に制限されるものではなく、当該技術分野の
専門家には明らかなように、本発明の実施において他の
極類のメモリおよび構成を同等に有利に採用し得るもの
であることは理解されるべきである。

既述の結合もしくは連結レジスタ装置の動作においては
、見出しブロックに１つまたは２つ以上のフラッグが設
けられる。これら７ツツグのうちの少なくとも１つはロ
ックフラッグとして用いられ、したがってこのフラッグ
がセットされた時には、当該ブロックに対してユーザの
ＯＰ［ｒにより変更を加えることはできない。この事は
、例えば、ガーベッジコレクション処理中、ブロックの
転ａ変位或いは再構成等を行ったり或いはＭＭＵにより
他のアクションが実行される際に有利である。

他の用いることができるフラッグは、ブロックが結合も
しくは連結されているか否かを判定するためのフラッグ
である。記憶装置が成るブロックを変位したり或いは修
正したい場合には、当該ブロックが現時点で結合レジス
タに結合されているる否かの判定を行うことができなげ
ればならない。

さらに結合レジスタの部分子−Ｊのレジスタ部分６８の
ブロックサイズ表示が、インデックスが有効プ覧ツク長
を超えているか否かを判定するために必要とされる。

セグメントもしくは区分６２．６３および６４のＭＭＵ
タグ（標識）は、ブロックの見出しならびにデ・−夕御
分と組合されている。記憶域管理装置もしくは■によっ
て要求されるタグは、結合レジスタ装置により、ユーザ
のプロセッサがタグもしくは「ポインタ」を書込むのを
阻止され、またセルが実際に特定のブロックを形成する
前にポインタを格納していることを確証するのに結合も
しくは連結レジスタ装置によって強制されるタグである
。なおここに開示したタグ付メモリ（標識付メモリ）に
おいては、タグは、ユーザのゾロセッサによって任意に
設定し得ない点に注意されたい。

したがって、記憶域管理装置もしくは凪Ｅは、ユーザの
ゾロセッサが禁止されているタグ、即ちポインタ、見出
し等をセットしよ５としていないこと全連続的に検証し
なげればならない。したがって、各ポインタは、データ
が一インタを表すことを意味するＭＭ［ｒタグを含んで
いるので、ブロック内のポインタはユーザのゾロセッサ
によって変更することはできない。しかしながら、ユー
ザのプロセッサは、ポインタとデータとｔ書替；ｃ、る
ことが可能であり、そうした場合には、ポインタの破壊
が生じ得る。しかしながらこのような破壊は、ポインタ
の直接的変更により阻止されるのである。

上に述ぺたような仕方で構成された記憶装置によれば、
多数の子め定められた指令により論理アドレス空間にア
ドレッシングもしくはアクセス可能となる。用いること
ができる指令として、（１）ブロック空間もしくはスペ
ースを割当てる指令、（２）論理アドレス空間内の同じ
または異なったブロック内で成るインデックスされたブ
ロックレジスタから他のゾ鴛ツクレジスタにポインタを
転記する命令、（３）論理アドレス空間内の２つのレジ
スタが、（−双方共に同じブロックに関するポインタを
格納しているかまたは（１））同じデータを格納してい
るかを決定するために論理アドレス空間内の２つのレジ
スタもしくはセルを試験するための「３Ｑ（同等月テス
トを行５ための指令、（４）特定のブロック内のインデ
ックスされた記憶場所から読出しを行うための指令、お
よび（５）ユーザのプロセッサで発生されたデータを特
定のブロック内のインデックスされた記憶場所に書込む
ための指令がある。割当指令、転記命令ならびに「ｌｌ
１ｑテスト」は、ユーザのプロセッサをして、記憶装置
の構成もしくは形態全決定し記憶装置を所望の任意の構
成に再編成するのに用いられる。また、読出しおよび書
込み指令により、プロセッサを工、記憶！！置と相互作
用することができる。しかしながら、ユーザのプロセッ
サは、論理アドレス空間にポインタを書込むことは許さ
れていない点に注意されたい。当該技術分野の専門家に
は明らかなように、他の指令ｔも同等に有利に用いるこ
とができるが、上に列挙した指令が、現在のところ、本
発明の記憶装置について要求される最小限の指令である
と考えられる。即ち、上述の５つの指令て記憶装置の動
作が可能となり、この５つの指令で、本発明の記憶装置
は従来の記憶装置から異なるのである。当業者には明ら
かなよ５に、上に述べた記憶装置で他の付加的な指令を
容易に実現することが可能でアル。この種の命令の多（
は、上述の指令のいろいろな組合せによって達成するこ
とができる。なお上述の指令に関しては追って詳細に説
明する。

次に、上に述べたような構成の記憶装置の動作について
概略的に説明する。記憶装置１０は、最初にユーザのプ
ロセッサ２０と組合される。ユーザのプロセッサ２０は
、結合もしくは連結レジスタ装置１５と交信できる限り
において任意のａｔ類もしくは型のものとすることがで
きる。単に）・−ドウエア上のコンパチビリティ（互換
性）に対して制限が課せられるだげであって、記憶装置
の動作、その階層構造および組織等々とは無関係である
・ ユーザのプロセッサが記憶装置に対して書込みを行いた
い場合には、該プロセッサは先ず、記憶域管理装置もし
くはＭＭＵ　Ｉ　Ｑ　［対してブロック割当指令を発生
する。このブロック割当指令の一部分として、ユーザの
プロセッサは、所望のデ日ツクサイズならびに割当もし
くは創成されるべきブロックが結合される結合レジスタ
を指定する。それに応答して、記憶装置は所要のブロッ
クを創成する。次にユーザのゾロセラ？２０は、指定さ
れた結合もしくは連結レジスタに送られる書込み指令を
発生し、プロセッサがデータを書込みたい相対プ冒ツク
場所を指定する。然る後に、前以って書込まれているデ
ータを読出したい場合に：は、プロセッサ２０は、デー
タが前以って書込まれた変位もしくはオフセットを指定
することにより、当該時点で結合されているブロックに
°関し読出し宣言を発生する。ＭＭＵはそこで、ユーザ
のプロセッサに対して既に書込まれているデータを供給
する。

記憶装置１０の動作の１つの様相は、割当てられたブロ
ック内における一インタ系の形成および動作にある。例
えば、ブロックを次から次に参照したい場合には、相対
アドレスで参照される側のブロックに対し、参照する側
のブロックにポインタを設定することができる。ポイン
タは、ユーザのプロセッサ（よることなく記憶域管理装
置もしくはＭＭＩｌｒ　１ｉにより設定され、参照する
側のブロック内のインデックスされた相対場所に設ける
ことができよう。所望ならば、ユーザのプロセッサは、
１つの特定のブロックまたは２つのブロック内の２つの
相対場所が同じブロックに対する鑓インタを格納してい
るか否かを決定するために記憶装置１０に対しＩＣＱσ
（同等）指令を発生することができる（このＩＱ、Ｕ指
令は、また、同じ或いは異なったブロックの２つの特定
の相対場所が同じデータを格納しているか否かを決定す
るのに用いることができる）。なお、割当てられたブロ
ックの相対記憶場所をユーザのプロセッサにより直接読
取ることができるが、相対記憶場所が他のプロツ取られ
る一インタは必ずしも同じである必要はない。例′えば
、明らかＫ・異なった参照全招来するような不可視のポ
インタ金格納しているブロックが有り得る。例えば、ブ
ロックムのポインタがブロックＢを指示しており、そし
てブロックＣの鑓インクがブロック割当指令しており、
該ブロックＤがブロックＢを指示している場合には、ブ
ロックムおよびＣのポインタは同じブロックを指示する
ととくなるが、ユーザのプ、ロセッサによりデータとし
て取込まれる場合には同等ではない。

最後ニユーデの０ＰＴｌｒが、特定のブロックに関し総
ての動作を完了したならば、ユーザのプロセッサは、当
該ブロック管破壊すべきことを要求する割当解除指令を
記憶域管理装置もしくはＭＭＵ　ｌ　ｌに発生すること
ができる。

このような構成のＭｔｒ　１０　ｔ−用いれば、従来、
ＣＰＵ　、コンパイラ、アツセンプラ等により実行する
必要があった多（の動作もしくは演算を自動的に遂行も
しくは実行できることが諒解されるであガーベッジコレ
クション（不要情報整理）処理中に停止する必要な（、
ガーペツジコレクショｙｋ自動的に実現し得る点である
。

仮想メモリは、ＣＰＵによって特定される任意の領域に
分割される。即ち、第６図に示すように、任意の大きさ
の３つの領域が仮想アドレス空間に指定される。これら
領域は、ＣＰｔ１ｒの要求によって創成されるものであ
るので、Ｃ′ＪＪＵに対して透過である。領域磁１は、
２つのプ豐ツクを有しており、領域陽２は４つのブロッ
クを有しており、そして領域−３は３つのブロックを有
している。ブロックの各々は、他のブロックまたはブロ
ック群に対するポインタを格納することができる。図示
のように領域１においては、プロ、ツク１２０は２つの
ポインタを格納しており、その５ちの１つのポインタは
領域１におけるブロック１２１の見出しを指し、他のポ
インタは領域３におけるブロック１２２ｔ−指示してい
る。ブロック１２１は、領域２にブロック１２６に対す
るポインタを格納している。ブロック１２６はブロック
ポインタを格納してはいない。領域２においてもブロッ
ク１２７は２つのポインタを格納しており、そのうちの
１つのポインタはブロック１２６に、向けられ、他のポ
インタはブロック１２８ｒｃ向けられるものである。ブ
ロック１２８は、ブロック１２９に対するポインタを有
しており、ブロック１２７ないしブロック１２９のポイ
ンタ連鎖は総て領域２内に格納されている。

最後に、領域３Ｖｃおいて、ブロック１３２は２つのポ
インタを格納している。即ち、領域２（おけるブロック
１２６に対するポインタおよび領域３におけるブロック
１３３に対するポインタである。ブロック１２７はまた
９、領域２円のブロック１２６に対するポインタを有し
ている。

上の説明から明らかなように、仮想アドレス空間におけ
る領域の使用で、仮想アドレス空間の小さい部分におけ
るガーベッジコレクション処理が可能となる。また、従
来の場合要求されているような、仮想アドレス空間全体
について捕集することな（単一の領域におけるガーベッ
ジコレクションが可能である。これにより、ガーベッジ
コレクションに対する費用（時間およびプロセッササイ
クル）が軽減される。さらに、他の領域に比較的少ない
不要情報しか存在しない場合でも、相当量の不要情報！
−格納する確率が高い領域においてガーベッジコレクシ
ョン即ち不要情報整理処理もしくはちり集め処理を行な
うことができる。

後述するように、ガーベッジコレクション処理の一部分
として、「ルート（径路）ポインタ」の集合から成る領
域における総ての潜在的に達成可能なブロックを識別す
る追跡サイクルがある。この追跡サイクルは、各領域と
関連し、当該領域外から直接到達することができる領域
内のブロックを識別するルー）１−有しているか否かに
依存する。

成る領域と関連のルートポインタの集合は、結合もしく
は連結レジスタに起因する参照ポインタなら′びに当該
領域に存在しないブロックから直接到来するポインタを
含む。これらポインタは他の領域において発生されるも
のであるが、尚該領域におけるブロックを指定するため
に「到来する」ものである。これらポインタは「内向き
の領域間ポインタ」と称する。成る領域内で発生して、
他の領域に存在するブロックを指定するために「出て行
く」ポインタは「外向き領域間ポインタ」と称する。ま
た、同じ領域内で発生され同じ領域内のブロックを指丁
ポインタは、領域内向きポインタと称することにする。

各領域は、それと関連して、内向きポインタテーブル（
工ＰＴ　）と称する制御構造を有している。

この工ＰＴは、当該領域に対する総ての内向き領域間ポ
インタを見付けるのに必要な情報を格納している。図示
の特定の実施例においては、工ＦＴは、当該領域内のブ
ロックに結合されている結合レジスタから到来する参照
情報をは格納しない。したがって、成る領域に対するル
ート　スペースは、結合もしくは連結レジスタ群に領域
工１”Ｔを加えたものからなる。

第６図に示す領域形態について再び参照するに、関連の
領域には４つの現在の内向きポインタが格納されている
。即ち、領域１のブロック１２１から領域２のブロック
１２６に向くポインタは、領域間ポインタであり、その
参照は領域２内の工ＰＴ１４０内に格納されている。ブ
ロック１３２および１３３も、他の領域、例えば領域３
からのポインタ全格納しているので、これらポインタも
領域２におけるエアＴ１４０として職別される。領域３
内のブロック１２２は、領域１内のブロック１２０によ
って指定されるので、ブロック１２０内のポインタは領
域３内の工ＰＴ　１４１で識別される。最後に、領域２
または３からの内向きポインタは存在しないので領域１
内の工ＰＴ　１４２は空きである。

上の説明から明らかなように、記憶装置１０内のが一ペ
ツジコレクション処理は、ＱＰＨに対して不透明である
ので該ＣＰＨに関係な（用いられるガーベッジコレクシ
ョン処理は、実際上、ガーベッジコレクション処理を効
率良（圧縮することができ、それｆより、記憶域管理装
置もしくはＭＭσ１０の物理的メモリのより有効な使用
が可能となる。

メモリの管理に対する２つの主たる機能に関しては遺っ
て説明する。なお、使用不ＯＴ能なメモリが多数決され
る第１のメカニズムもしくは手段は、参照計数メカニズ
ムであり、そして第２の主たるメカニズムはガーベッジ
コレクションの転記のためのメカニズムである。

全てのブロックに対し参照計数を維持することにより、
ガーペツジ　ブロックの迅速な回収が可能となり、回収
されたメモリは再び使用可能になる。蚕てのガーベツジ
　ブロックは、参照計数メカニズムにより回収可能であ
るが、ガーベツジブロックの大多数を回収するのが、第
一次的な主たる機能である。

既に概略的に述べたように、各ブロックの見出しには、
参照計数フィールド（第３図参照）が在り、（それ自身
をも含め）他のブロックからのブロック参照回数を表す
計数を格納している。このように、成るブロックに対す
る参照は、同じまたは他の領域内にあるブロック内のセ
ルがその起源である。計数には、結合もし、くは連結レ
ジスタからのブロックに対する参照ならびに内向きポイ
ンタテーブルからの参照は含まれない。

結合レジスタに対する参照が参照計数フィールドで計数
されない理由は、ハードウェアならびに支持ソフトウェ
アに付加的な複雑性が招来されるという認識からして、
性能を最適化するためである。このような最適化は、非
常に短い期間成るブロックが結合レジスタに結合される
リスト探索（例えばＬ工Ｐのリストの「ＯＤＲｌｎｇ　
」）の頻度上考慮した場合に必要となり得る。また、成
る領域における外向きポインタを指定する他の領域の内
向きポインタ表に由来する参照も計数されない。

参照は、ユーザのセルからではなく制御構造から行われ
る。さらに、参照はブロックに対しては実際上行われな
い。参照は、ブロック内の特定のユーザのセルに対して
行われる。

成るブロックが最初圧割当てられると、このブロックの
参照計数は零であるが、結合されている結合レジスタに
より「保護」される新しい参照が行われる度に、参照計
数は増分される。（ブロックの参照計数にあふれもしく
はオーバフローが生じ得る確率もしくは可能性に関して
は追って説明する）。他方、ブロック内の参照が破壊さ
れる都度、ターゲットブロックの参照計数は減分される
。

成るブロックに対する参照の付加および削除は、正確に
、当該ブロックに対する参照計数の増分および減分によ
り反映されなければならない。成るブロックの最後の参
照が破壊される時には、参照計数が値零に達すること、
或いは参照計数が回収不可能であることが重要である。

ブロックが回収できることを知やない場合には、ブロッ
クの二一デのセルがメモリ内の他のプ゛ロックに亨する
参照全格納している場合があり得るので、１つのブロッ
クよりかなり多（のブロックが不必要にも要求され得る
。これらブロックも回収可能である。さらに由々しい叩
！が、成るブロックの参照計数を正確に維持しない場合
に起り得る。ブロックに１つまたは２つ以上の参照が存
在するにも拘らず計数が零に達しブロックが結合されな
くなると、当該　−ブロックは誤って回収される可能性
がある。後に現存しないブロックに対する参照が生ずる
ような場合には、予測できないエラーが発生し得る。こ
のような「中ぶらりんな参照」が残るという問題は回避
しなければならない。

したがって、結合レジスタに結合されていない零の参照
計数のブロックは自動的に割当を解除される。即ち、メ
モリプロセッサが、成るブロックの参照計数が「１」か
ら「０」に許容したことを検出すると、該プロセッサは
、結合レジスタが当該ブロックに結合されているか否か
に関し結合レジスタのバンクに質問を発する。当該ブロ
ックを指定する結合レジスタが存在しない場合には、割
当は解除される。同様にして、特定の結合レジスタから
の成るブロックに対する結合が破壊もしくは解除される
時に、他の結合レジスタについてチェックしなければな
らない。当該ブロックに他の結合レジスタが結合されて
いない場合には、メモリプロセッサは、当該ブロックの
割当を解除できるかどうかを判定するために、ブロック
の参照計数をチェックする。参照計数が零であって、当
該ブロックに対するユーザのセルからの参°照が存在し
ない事が判明した時に、当該ブロックは割当てを解除さ
れる。（なお術語「割岩解除」および「回収もしくは再
生」は、本明細書における参照計数メカニズムの記述に
おいて互換的に用いられている点く注意されたい）。

上の説明から明らかなように、参照計数メカニズムは、
２つまたは３つ以上のブロックの分離した循環構造なら
びに当該ブロックのユーザのセルだけからの参照を有す
るブロックは検出しない。

いずれの場合にも、これらブロックは使用不可能てあり
回収もしくは再生丁べきである。このようなブロックは
、追って詳述するように、ガーベッジコレクション処理
によってのみ回収もしくは再生利用することができる。

このような理由から、参照計数は、到達できないセルの
サブ集合だけを直接回収もしくは再生することを可能に
するが、到達し得るセルの回収は許容しないという点で
保守的であると言える。

成るブロックの参゛照計数の変化は、「転記」動作のよ
うなユーザの動作の結果または他のブロックをクリヤし
た場合の参照の除去、即ちその二一デのセル内の全ての
ポインタを潰すことの結果として発生し得る。

メモリプロセッサおよびＯＬ’ｆｆが、同じ参照計数の
同時変更を試みようとする場合が有り得るので、潜在飽
競合の可能性が存在する。例えば、このような同時修正
もしくは修飾の試みは、ＣＰＵが成るブロックに対する
ポインタを変更しつりある時に同時にメモリ管理（ＭＷ
）によりクリヤされつつある当該ブロックにポインタが
存在するような場合に起り得る。この競合は、（参照計
数が格納されている）ブロックの見出しに対するハード
ウェアアクセスという性質からして回避される。メモリ
プロセッサは、本質的に１ユーデならびにメモリ管理も
しくは記憶域管理に対し変更を行５のに用いられる直列
の資源である。

第３図に示すように、各ブロック内の参照計数フィール
ドは４ビツトから構成され、それにより当該ブロックに
対する参照回数を表子のに最大１５の計数が許容される
。（１５或いはそれ以下の参照計数で殆んど多数の事例
をカバーできるが、実際には、各ブロックに対し満杯に
なった参照計数を桁上げするのが非富に望ましい）。

参照計数の桁上げが望ましいことの１つの理由は、後述
するガーペッジコレクションのプルプリズムで、参照計
数は、サイクル中のガーペッジブロックを含め全てのガ
ーペッジブロックに対し零まで減分されるからである。

これにより１．所望ならば、強力な内部一貫性チェック
が行われ、さらに、ガーペッジコレクションメカニズム
ならびに参照計数メカニズムにおける信頼性を増加する
ための手段が得られる。拡張された参照計数能力を実現
するために、各ブロックの第２の見出しセルＥｂに、余
分のピット、即ち「溢れもしくはオーパフｏ　−Ｊビッ
トを含ませることができる。さらに参照オーバ７０−テ
ーブル（ハツシェ技術を利用した内部制御構造）（図示
せず）が維持される。

満杯参照計数のプルプリズムは゛比較的単純である。１
５の最大ブロック参照計数が超えられる場合、即ちブロ
ックに１６番目の参照が行われる場合には、参照計数フ
ィールドの溢れビットがオンにセットされる。そこで参
照計数の半分（８）がＲＯＴに対する新しいエントリ（
記述項）として置数される。その結果上記ブロック内の
参照計数は残りの半分（８）を保持する。この「中値」
は、溢れに対する特殊論理を発動する必要性を軽減する
点で望ましい。

オーバ７０−もしくは溢れビットが既にセットされてい
るブロックに対し参照が實れ続けてブロック最大参照計
数が再び超えられると、参照計数の半分がＲＯＴ　Ｋ既
に存在するエントリ（記述項）に対して加算される。Ｒ
ＯＴは、各エントリ毎忙全参照計数を格納することがで
きるので、全参照計数（ＲＯＴ内のエントリにおけるブ
ロックの参照計数の組合せ）を保持することができる。

参照計数が１であるが溢れビットがセットされているブ
ロックに対する参照が潰されると、ＲＯＴ内のエントリ
に対し探索が行われることになる。

エントリが、最大ブロック参照計数の２分の１（８）工
９も大きい値を有している場合には、最大ブロック参照
計数の２分の１　（８）　ｋ　ＲＯＴのエントリから減
算し【当該ブロック内に格納されている参照計数に加算
する。当該ブロックにおける参照計数の一連の「アンダ
フロー（下位桁溢れ）」後に、ＲＯＴエントリに残って
いる値は、終局的には、ブロックに＋転送される。この
ようにして、ＲＯ’ｒエントリの削除が行われる。

参照計数が真に零であるためには、参照計数ならびにオ
ーバフロービット双方が零でなければならない。言い換
えるならば、成るブロックの回収もしくは再生利用ｔ−
可能にするためには、参照計数フィールドの５ビツト全
てが零でなげればならない。成るブロックの参照計数が
零に達し、然も該ブロックに結合レジスタが連結されて
いなくても、このブロックは、当該プｎツク内の全ての
ポインタがクリヤされるまでは、真の意味で回収するこ
とはできない。この定義は再帰内定゛義であり、（リス
トに対するポインタが破壊されることにより長いリスト
が突然上ぎになる場合のような）任意に大ぎな量の作業
（タスク）を意味する。この作業に加えて、割当解除プ
ロセス状態を追跡記鎌するために大きな記憶量が要求さ
れ得る。次に述べるアルｚ％　リズムにおいては、割当
解除処理に要求される計数状態を維持するために、割当
解除されつつあるブロック内の利用可能なスペースが用
いられる。

Ｂ−割当解除すべきブロックの現在のリストに加えるべ
き参照計数−〇を有する新しいブロックに対するポイン
タ、 Ｔ−一時ポインタ、 ８−割当解除すべきブロック（の現在のリスト）に対す
るポインタとし、Ｓの参照計数（ポインタＳによって指
定されるブロック）−〇とする。

Ｓ−Ｑであれば、 Ｓ−Ｂとセットし、 そうでなければ、 Ｔ−８とセットし、 Ｂの参照計数を増分し、 ラベルへ會付け、 １（Ｔ）の型のタグ（ブロックＴ内の１番目のセルにポ
インタが付けられている）の場合 タグ−データ＝ １　（Ｔ）　−Ｂをセットする（古い値ｔ１記憶すべき
セルに対するポインタで書替える） タグ−ポインタ： 参照計数１（Ｔ）−１（但しリストの終りの場合）なら
ば、？−１（’Ｉ’Ｊ（Ｎｏであってリストに下方にイ
テレートする）ムに行（ そうでない場合（ＹｌＢであって、次のセルが１よりも
大きい参照計数を有し＠当解除がまだできない場合）に
は、参照計数１（Ｔ）を減分する（但し負にはなり得な
い） １　（Ｔ）　−Ｂにセット エンド（終り） 割当て変更処理自体は、上記の８で開始し、第１番目の
セルを除き、Ｓにより指示されたブロック内の全てのポ
インタ七潰丁。第１番目のセルがポインタを有している
場合くは、Ｓに組込まれ、当該ブロックは割当解除され
る。そうでない場合には、Ｓは零にセットされて当該ブ
ロックは禎当解除される。このアルビリズムでは、イン
ダイレクショｙ　（１ｎｌｉｒｅｃｔｉｏｎ　）’を用
いる前に、新しいブロックポインタ（上記Ｂ）Ｔｉ−保
持するだめの場所があるかどうかがブロック内の全ての
セルについて探索される。また、スタック内で最後の挿
入が行われた場所を想起してそこでの探索ｔ８始する。

第６図を参照して上に述べた内向きポインタテーブルは
、ポインタ切換ベースで維持される他の主要な制御構造
である。成る領域の工ＰＴは、当該領域に対する参照計
数の目的に用いられるものと考えて良い。しかしながら
、工ＰＴは、参照計数よりもさらに複雑な構造である。

ポインタが変更される時には常に、当該ポインタを格納
しているブロックが該ポインタにより指定されるブロッ
クを含む領域とは異なる領域にある場合には、工ＰＴｔ
−更新しなければならない。各ブロックの第２の見出し
セル内に含まれる領域１ｄ（ｉ＃！別子領域）が、領域
が同じであるか否かを判定するのに用いられ、そしてソ
ースブロックおよびターゲットブロック双方の領域１ｄ
に対しアクセスして比軟を行う。

ＭＭＵの連結レジスタファイル内のポインタは、領域内
に存在すると見做されない点に注意されたい（このポイ
ンタは、自動的に、それが指定するブロックと同じ領域
内に存在すると考えることができる）。したがって、結
合もしくは連結が行われている時には、ＩＰＴ七更新す
る必要はない。

参照計数の維持の場合と同様に、第１回目の実行では、
ＣＰＵは、工ＰＴに対する変更が完了するまで遅延され
るに過ぎない。しかしながら、参照計数の場合と同じ理
由から、差し迫った処理は、遅らせることができる作業
と切り離される。さらに、工ＩＰＴの場合には、作業（
１つはポインタのターゲットの読取りおよび１つは工Ｐ
Ｔの部分の読取り）全完了するために多重のページ傷害
全発生することが可能である。ポインタが変更される場
合には常に参照計数および工ＰＴが手直しされるが、こ
れら２つの動作は、基本的には、互いに独立している。

したがって、２つの同時プロセスとして実行できる。

ここで、”　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　ｏｆ　ｔ
ｈｅ　ＡＯＭ”。

２１巻、４号、（１９７８年４月）に掲載のＧ。

Ｂａｋｅｒ　Ｊｒ、著の論文［Ｌｉ５ｔ　Ｐｒｏｃｅｓ
ｓｉｎｇ　ｉｎ　Ｒｅａｌ’ｒ１ｍｅ　ｏｎ　ａ　８ｅ
ｒｉａｌ　ｃｏｍｐｕｔｅｒ　Ｊ　２参照されたい。

この論文には、本発明が属するガーベッジコレクション
の従来のレベルに関する説明がある。

ガーベッジコレクション処理の１つの主たる目的は、仮
想アドレスを再使用することができるようにするために
仮想メモリを回収することである。

上述のように、参照計数を採用することにより、効率的
に、大多数の到達不可能なメモリブロックを回収するこ
とができるが、この方法では扱いきれないような事例が
存在する。既に述べたように参照計数アルテリズムによ
ってでは、循環的構造もしくはティクリック構造は回収
することはできない。互いに参照し合う２つまたは６つ
以上のブロックから構成され従って零には決してならな
い参照計数金有するサイクリックもしくは循環的構造の
生起は極く普通のイベントである。また、成る１つのブ
ロックが当該ブロック内の１つまたは２つ以上のセルに
よってポインタ指定される可能性もある。この場合にも
、参照計数は決して零にはならない。このような構造は
ＣＰＵから切離丁ことができる、即ち到達不可能にする
ことができるが、参照計数メカニズムではこれら構造が
回収可能であることの検出は行れない。しかしながら、
参照計数により回収されなかったガーベツジブロックは
、全べて、ガーベッジコレクション処理により回収可能
なのである。このような循環的構造が第７図に示されて
おり、これは後述するように、完全な参照構造とは異な
る。

ガーベッジコレクション（不要情報整理）もしくはちり
集め処理のさらに重要な目的は、参照の局所性を改善す
るために仮想アドレス空間をコンパクト（凝縮）にする
ことにある。メモリブロックを割当てたり割当解除する
ＣＰＨの能力ならびにポインタの破壊で仮想メモリは非
常に細分化されるが、ガーベツシコレクタは、アクセス
可能なメモリプロツノを互いに近くに寄せ集め、したが
つて細分化プロセスとは逆の作用をする。

ここに開示するガーペッジコレクションアルイリズムは
、ペイ力（Ｂａｋｅｒ　）によって提案された原理に基
いて行われる。このようなコレクタの２つの主たる利点
は、収集および凝縮するのに唯１つのパス［、か必要と
されない点ならびにコレクタスタックが必要とされない
点にあることは、アルがリズムに関する以下の記述から
明らかとなろう。

既に述べた。ように本発明の記憶装置は、主として、大
きい仮想メモリ能力を必要とする動作もしくは演算に企
図されているものである。が−ベックコレクションをメ
モリ全体に対して行うとすれば、そのためのプロセスは
大きい時間を消費する。また、任意時点で、仮想メモリ
の半分だけが使用可能であるようにするのは望ましくな
い。と言うのは、使用不可能な半分は、Ｂａｋｅｒ型の
コレクションが行われる時に転記するのに必要とされる
からである。これら２つの問題は、領域の利用により軽
減される。即ち、仮想アドレス空間の断片は、所要時間
およびオーバーヘッドを減少するために、領域毎のペー
スで、別々にが−ペツジ収集されるのである。領域毎の
ベースでが一ベツジ　コレクションを行うことから得ら
れる別の利点は、成る領内におけるゴーベック処理の頻
度を当該領域における予想が−ベック累積率を導出する
のに用いることができるという点にある。したがって例
えば、安定な領域に対しては不必要にが一ペツジコレク
ションを行う必要はない。

介入するが−ベック処理中に、ＣＰＵが成る領域をアク
セスすることが不可能になる時間が大きくなるのを回避
するために、ＣＭおよびザーベッジコＶクタは、連結レ
ジスタおよび仮想アドレス空間に対し並列に作用する。

その意図は、ＣＰＵ側から見た場合に、ブロックの割当
ならびにアクセスのだめの性能の劣下を可能な限り最小
にするためであることは言う迄もない。

以下に、が−ベック　コレクションのアルゴリズムに関
して説明する。上に述べたように、舅は、そのメモリの
回収の大部分について参照計数を利用する。したがって
、が−ベック　コレクタは、参照計数の完全性を保持し
なければならない。

第７図および第８図は、ガーペツジ　コレクション直前
および直後における領域２００を絵画的に示す図である
。この例においては、領域間ポインタも領域に向けるこ
とができるが、領域２００に対するポインタだけが結合
レジスタから由来している。この場合には、当該領域に
対するポインタは、該領域の左側に示しである結合レジ
スタＲ［。

Ｒ４およびＲ６に起源を発する。領域内には、Ｂ１ない
しＢ８で識別した幾つかのブロックが存在する。各ブロ
ックの右上隅の番号は当該ブロックの参照計数を表す。

成る結合レジスタ（Ｂ１およびＢ７）に直接結合されて
いるかまたは成る結合レジスタ（Ｂ２およびＢ３）から
由来するポインタのストリングで参照されているブロッ
クだけが有用なブロックである。したがって、ブロック
Ｂ４およびＢ８は有用なブロックではないが、これらブ
ロックのセルの１つが自分自身をポインタ指定している
ので、言い換えるならばその参照計数が零ではないので
この領域に残されている。ブロックＢ５およびＢ６はま
た、当該領域に残っている円形リストを形成する。これ
と対照的に、第８図に示すように、ガーペツジ　コレク
ション後には、全てが有用なブロックが存続する。ガー
ペッジブロックならびＫそのポインタは、領域から取払
われ、そして残存ブロックの有用な多照計数は、該ブロ
ックに対する参照の損失を反映するように調節されてい
る。

本発明のが−ペック　コレクション　７Ａ、イリズムの
実施に当って、その単純な形態においては、Ｉ−ペック
　コレクションを行なうべき曇全てのブロックは、旧ス
ペースおよび新スペース（０ＬＤＳＰＡＯ１およびＮ１
１！Ｗ８ＰＡＯＫ　）と称する２つのサブ空間のうちの
１つに格納される。全てのアクセス可能なブロックは、
旧スペース（ＯＬＤ８ＰＡｃ！ｌ）から新スペース（ｍ
ｍｗｓｐＡｃｚ）に転記される。前進アドレスは、転記
されたブロックの元の場所もしくは旧場所に残される。

前進アドレスを含むブロックを指定するポインタが追跡
される時には、当該ｌインタは、転記ブロックを指示す
るように更新される。全てのアクセス可能なブロックが
新スペースＭＥＩＦＥＩＰＡＯ］Ｉｔに転記された時に
が−ベック　コレクションは完了する。そこで、旧スペ
ース（ＯＬＤ８ＰＡＣ幻は割当解除される。

本発明によるが−ペック　コレクションは５つの相を含
む。即ち、１）成る領域の有用なブロックのコピーを形
成するために新しい断片を設定して必要なポインタを初
期設定するイニシャライズ相、２）１つまたは２つ以上
の結合レジスタまたは他の領域からのセルによってアク
セス可能な全てのブロックを転記する追跡相、６）追跡
相で追跡されたブロック内のセルにより指定されたブロ
ックを転記するスカベンジ相、４）がペック　ブロック
内のセルのポインタを除去して再使用のためのセルを作
成する旧スペース　クリーニング相、そして５）が−ベ
ック　コレクタが制御を放棄する準備をなすフリッゾ相
でおる。

したがって、第９図に簡略に示すような動作においては
、領域２１０に対してが−ペック　コレクション処理を
行う時点となると、当該領域に等しい大きさのメモリ断
片２１２が割当てられる。

この新しい断片２１２は、新スペース（ＮＦｆＷＳ・Ｐ
ＡＣＥ）２１２と称される。「が−ペック（５，７）Ｊ
と混合された有用ブロックを含む元の断片２１０は、旧
スペース（ＯＩＩＤＳＰＡ（３Ｋ）、　２１０と称する
。

？インタＢは、新スペース（ＮｘｗｓｐＡａｘ）　２１
２の最下位アドレスを指定するように初期設定もしくは
イニシャライズされる。このポインタは、旧スペース（
ＯＬＤ８ＰムＣ１）　２１０からのブロックを新スペー
ス２１２のどの箇所に転記すべきかを指示するのに用い
られる。追って説明するように、が−ペック　コレクシ
ョンのスカベンジ相で用いられるポインタＳもまた、新
スペース２１２の最下位アドレスを指示するように初期
設定される。第３のポインタＴは、新スペース２１２の
最上位アドレスを指示するように初期設定される。領域
のガーペツジ　コレクション処理中、０ＰＵＫよって要
求される全ての新しいブロック割当は、ポインタＴが指
示する仮想アドレス空間で行われる。その場合、ポイン
タＴは、利用可能な次に低い仮想アドレスを指示するよ
うに進まされる。

イニシャライゼイション相が完了すると、トレースもし
くは追跡相が始まる。１つまたは２つ以上の結合レジス
タにより指示された旧スペース（ＯＬＤＳＰムＯＲ）　
２１６内のどのブロックをも、直ちに、新スペース（Ｎ
扉５ｐＡｃｙ：）　２１５に転記しなければならない。

このようにして、マシン（機械）の「規則」は守られる
。この規則は、旧スペースには結合されたブロックが存
在してはならないという規則である。既に述べたように
、全ての新しい割当は新スペース内で行われる。追跡相
により、全ての結合されているブロックは、旧スペース
から新スペースに転記される。最後に、が−ペックコレ
クション中、旧スペース内の成るブロックが続いて０Ｐ
ｆｆの要求により結合される場合には、このブロックは
直ちに新スペースに転記される。

が−ベック　コレクションの追跡相の開始に当って、結
合レジスタの各々は、そのＭＭｆｆタグ（標識）フィー
ルぜならびに領域−１ｄフイールドをチェックする。こ
のようなタスクもしくは作業を行う１つの方法において
は、ＣＡＭ探索が用いられるが、しかしながらこれは必
須要件ではない。各結合レジスタに対して、ＭＭＵタグ
　フィールドが、ポインタであることを表す値を有し、
そしてレジスタの領域１ｄフイールＰがザーベッジ　コ
レクションされつつある領域と一致する場合には、その
ロック　ピット（フラッグ）がセットされる。

この動作で、ＯＦσは、結合されているブロックが旧ス
ペース内に存在する間は、これらブロックに対するアク
セスは阻止される。ロック　ビットもしくはフラッグは
、全ての結合されているブロックが新スペースに転記さ
れてしまうまでセットされ良状態に留まる。

次に第１０（＋！Ｌ）図ないし第１０（６）図を参照し
て説明する。第１０（＋Ｌ）図に示すように、ニュース
ペース２１２が創成されている。旧スペース２１０内の
ブロックに結合されている全ての結合レジスタは、（図
示のように、ロック　ピットもしくはフラッグをセット
することによりロックされている。

ブロック２５１は、ポインタＢで始まる新スペース２１
２に転記する必要がある。この転記中、ブロックに対し
１回だけのアクセスを可能にするために、ブロックのロ
ック　ビットがセットされる。

ブロックをロックする必要性に関しては追って説明する
。ブロック２５１は新スペース２１２に転記され、そし
て転記されたブロックは第１０（ｔ））図に、参照数字
２５１で示されている。２つの見出しセルを除き、旧ス
ペース２１０内のブロック２５１の各セルは、転記に際
して再初期設定される。と言うのは、これらのセル内の
情報は転記されるブロック内に保存されるものであり、
そしてセルを再初期設定もしくはリイニシャライズする
ポインタにより指示されるブロックは不正確な参照計数
を有することにな９、各ポインタが旧スペース　ブロッ
クならびに新スペース内の転記されたブロック内に存在
することになって、ポインタで指示されたブロックの参
照計数が余分のポインタを反映しないことになるからで
ある。

第１０（０）図に示すように、旧スペース２１Ｑ内のブ
ロック２５１のブロック見出しＨａのＭＭ１１１ｒタグ
もしくは標識フィールドに、値ｒｇｃ−前進（ｇ　ｃ−
ｆｏｒｖａｒａ）　Ｊが与えられ（ｇｃはが−ペッジコ
レクションの意味）、そして最初のユーザのセルσ０に
は、ポインタＢによって指示される仮想アドレスの値（
新スペース２１２内のブロックの仮想ア伊レスの値）が
与えられる。新スペース２１０内のブロック２５１の参
照計数には、「ｇｃ−前進」ポインタを考慮して値「１
」が与えられる。

第１０（ｉ）図に示すように、旧スペース２１０内で転
記されたブロック２５１に結合されている全ての連結レ
ジスタ２１１の仮想ア「レス　フィールドは、新スペー
ス２１２内では、ポインタＢにより指示される仮想アド
レスの値に変えられる。

この事により、実効的に、ブロック２５１の新アＶレス
が新スペース２１２の結合レジスタ２１１のフィールド
にロードされる。最後に１第１０（ｅ）図に示すように
、ポインタＢは、最後に転記されたブロック２５１を丁
度超えたところで新スペース２１２内のセルに変位され
、全てのロック　ピットもしくはフラッグはリセットさ
れる。

次に第１１図を参照するに、この図には、第９図と関連
して上に述べたようにイニシャライズされたメモリ　ス
ペースに対し、第１０（ａ）図ないし第１０（ｅ）図を
参照し上述した仕方でのガーベッジコレクション処理の
結合レジスタ追跡相が図解しである。図から明らかなよ
うに、各結合レジスタＲ４およびＲ７によって参照され
るブロックＢ１およびＢ３は旧スペース２１０から新ス
ペース２１２に転記される。旧スペース２１０内のブロ
ックに対する結合レジスタからのポインタは潰され、新
スペース２１２内の転記されたブロックに対するポイン
タと置換される。ブロックＢ１内の見出しは、ｇａ−前
進で置き換えられ、そして新スペース２１２内の転記さ
れたブロックＢ１内の参照計数は増分される。ブロック
Ｂ３は、その結合レジスタＲ７以外は参照しないので、
旧スペース２１０のブロックＢ３の見出しには「ｇＣ−
前進」は要求されない。旧スペース２１０内のブロック
Ｂ３から旧スペース内のブロックＢ１の見出しを指示す
るポインタは潰される。と言うのは、このポインタは、
新スペース２１２内のブロックＢ３からのポインタによ
ってｖｊｔ、き換えられるからである。旧スペース２１
０内のブロックＢ１から旧スペース内のブロックＢ４に
対するポインタも潰される。と言うのはこのポインタは
、新スペース内のブロックＢ１から旧スペース内のブロ
ックＢ４に向くポインタにより置換されるからである。

ポインタＢは、新スペース２１２内のブロックＢ３の最
後のセルの底部に変位され、領域は、全ての内向き領域
間ポインタを追跡する追跡相における第２の段階の処理
を受は得る状態となる。

全ての内向き領域間ポインタは、ＩＰＴを介しガーベツ
ジ　コレクタに対しては既知となる。工ＰＴの各チーデ
ル記述項は、領域に対するポインタであるユーザのセル
を探知するのに用いられる。ユーザの各セルが探知され
ると、このセルのデータフィールドを用いて、当該セル
により指示されたブロックの仮想メモリ　アドレスが決
定される。

これは、ポインタが、新スペース内のポインタＳに１っ
て指示されるユーザのセルの代りに他の領域内のユーザ
のセルに由来する点を除き、後述のスカベンジ相中に行
われるアクションに非常によく類似している。

第１２図に示すように、スカベンジ相は、連結レジスタ
または他の領域におけるユーザのセルから直接アクセス
可能な旧スペース２１０内の全てのブロックが新スペー
ス２１２に転記された後に開始される。最後に転記され
たブロックを丁度超えた位置にあるセルを指示する新ス
ペース２１２内のポインタＢで、次のステップで新スペ
ース２１２内のポインタＢとポインタＳとの間のセルが
［スカベンジ（ｓｃａｖｅｎｇｅ）もしくは掃除」され
る。Ｓにより指示されるセルが見出しセルでない場合に
＆精のＭＭＵタグ（標識）フィールドをチェックして、
ポインタ　セルであるか否かを判定しなければならない
。ポインタ　セルでない場合には、ポインタＳを増分し
て同じプロセスを繰返す。セルのＭＭＵタグ（標識）フ
ィールｒが、領域内ポインタ　セルであることを表す値
「領域内」を保有している場合には、ポインタＳを増分
する前ならびに次のセルに対してプロセスを繰返す前に
、スカベンジ　アクションがとられる。然る後に、ポイ
ンタＳは増分され続け、該ポインタが指定するセルは、
ポインタＳがポインタＢと同じ新スペース２１２内のセ
ルに位置するまでチェックされる。

ポ′インタＳのセルが領域内ポインタ　セルであること
か検出された場合には、該セルにより指示されるブロッ
クの仮想メモリ　アドレスを決定するためにデータ　フ
ィールｒが用いられる。ポインタはそれが指示するブロ
ックに続く。然る後に、当該ブロックの最初の見出し内
のＭＭ１１１ｒタグもしくは標識フィールＹの内容を見
ることにより、当該ブロックが新スペースに既に転記さ
れているか否かの判定が行われる。ｒｇｃ−前進」の値
に出合うと、この事は、ブロックが既に転記されている
ことを意味する。他方、値「見出し−ａ」に出合うと、
この事はブロックがまだ転記されていないことを意味す
る。

見出しセルのＨ＆のＭＭＵタグ　フィールドが値「見出
し−ａ」を有している場合には、ブロックは、新スペー
ス内のＢにより指示されるアドレスに転記−される。し
たがって、第１２図に示すように、ブロックＢ４は新ス
ペース２１２に転記される。ブロックの転記中、メモリ
のプロセッサが成るブロックに対し単−回のアクセスを
可能にするために、当該ブロックの６ビツトは、一時的
にｃｐｗが当該ブロックをアクセスするのを阻止するよ
うにセットされる。そこで、ブロックはセルベースで転
記される。同時に、旧スペース内の元のブロックのユー
ザのセルがイニシャライズされる。ｒｇｃ−前進」参肌
計数を、旧スペース内の元のブロックにセットする。新
スペース内の転記されたブロックの参照計数には、ｒｇ
Ｃ−前進」からの単−回の参照を反映するための値「１
」が与えられる。転記されたブロックを指示するセルを
再び読出す。その内容が参照である場合には、ポインタ
を付ける。最も確率が高いのは、丁度転記された旧スペ
ース内のブロックに対する参照であり、したがってｒ　
ｇｃ−前進」を格納している。その場合には、参照計数
を格納しているセルを更新して新スペース内の転記され
たブロックを参照する。

そのためには、旧スペース内のｒ　ｇｃ−前進」ブロッ
クの参照計数の減分ならびに新スペース内の転記された
ブロックの増分が必要となる。希な事ではあるが今転記
されたブロックに対する参照計数が、その間に、データ
或いは他のポインタで書替見られている可能性がある。

その場合には、参照計数に対する更新或いは変更は行わ
れない。最後に、旧スペース内のｒ　ｇａ−前進」ブロ
ックが解放される。

ブロックの転記ステップにおいて同じポインタが存在す
ることを確かめるチェックの必要性は自明ではない。こ
のステップは、転記されつつあるブロックを参照するユ
ーザのセルが、ロックされていないブロックの一部分で
あることから必要とされるものである。該ブロックをロ
ックすることは可能ではあるが、その場合には、転記が
完了するまで当該ブロックの全てのユーザのセルに対す
るアクセスは拒否される。ブロック内には、Ｃ！ＰＵが
必要とし得る幾つかのポインタが存在し得る。

したがって、ブロックはアクセス可能な状態に留まる。

その結果、ＣＰＵは、旧スペースから新スペースへの参
照計数の転記を開始したポインタそのものを潰すことが
可能である。ＣＰＵは、上位のユーザのセル内に異なっ
たポインタをローｒしたり、セル内にデータを書込むこ
とができる。新スペースへの転記が完了したならば、新
スペース内のブロックを指示するようにユーザのセルを
盲目的に更新することは、メモリ　プロセッサ側にとっ
て大きなエラーとなり得る。したがって、その代りにセ
ルを再び読出さなければならない。ＭＭＵタグ（標識）
をアクセスすることにより決定されるポインタが最早や
存在しない場合には、セルのスカベンジ処理は完了する
。該セルがポインタ　セルである場合にはポインタが続
く。ｒｇｃ−前進」に出合った時には、ポインタを更新
する。

上述の領域間ポインタ相中ならびにスカベンジ相中、ブ
ロックの転記に要求されるステップは、転記されつつあ
るブロックに連結されている結合レジスタをロック　ア
ウトする必要性を何ら含まない。これは、結合レジスタ
は、旧スペース内のブロックに結合されないという「規
則」もしくは「ルール」に依る。しかしながらが−ベツ
ジ　コレクタに対する排他的アクセスを保証するために
は、転記されつつあるブロックを、そのロックピットも
しくはタグをセットすることによりロックしなければな
らない。並列なガーペッジ　コレクション処理を許容す
る場合にＣＰＵならびにが一ベッジ　コレクタが同時に
１つの特定のブロックの内容に゛アクセスすることは可
能である。しかしながら成る種の状況は由々しい問題を
齋す。例えば、が−ペック　コレクタが、成るブロック
を新スペースに転記している過程にある間に、ＣＰＵは
、再初期設定もしくはリイニシャライズされた旧スペー
ス内のブロック内のセルからの有効な読取りを行ったり
、既に転記されておって新スペース内のブロックに反映
されていないセルに対する有効な書込みを行ったりする
ことができよう。したがって、ロック　ぎットもしくは
フラッグは、ブロックをアクセスから阻止するのに用い
ることができるのである。

上に述べたように工ＰＴを用いて領域間ポインタを維持
する特定の実施例においては、領域間ポインタであるユ
ーザのセルが新スペースに転記されそして元のユーザの
セルが上述のようにリイニンヤライズされる場合には常
に、他の領域における関連の工ＰＴエントリもしくは記
述項を変更しなければならない。工ＰＴに対して変更が
なされない場所には、工ＰＴに従い、他の領域に対する
内向きポインタが、新スペース内のセルではなく旧スペ
ース内の元のセルから発生されることになろう。したが
って、旧スペースから新スペースへのブロックのセル　
ペースでの転記中に、各セルは、領域間ポインタである
か否かに関してチェックされる。

領域間ポインタでない場合には、セルは直ちに再初期設
定もしくはリイニシャライズすることができる。しかし
ながら、領域間ポインタであることが指示されている場
合には、参照計数が記憶されている領域における工Ｐ前
記述項を更新して新スペース内の転記されたセルを指示
するようにする必要がある。

成るブロックが既に新スペースに転記されているか否か
、ポインタで指示されたブロックのＭＭＵタグ（標＠）
フィールドが値ｒ　ｇｃ−前進」を有しているか否かの
判定に関して再び説明すると、この場合には転記は行わ
れない。何故ならば当該デロックは既に転記されている
からである。その代り、日により指示された新スペース
内のセルのデータ　フィールＰが、旧スペース内のブロ
ックの第１のユーザのセルのデータ　フィールｒの値に
変えられる。即ち指示されるブロックの順方向の仮想ア
Ｐレスに変えられる。この事は、単なる例としてではあ
るが、第１２図に新スペース２１２におけるブロックＢ
１およびＢ３に関して図解しである。ポインタは、旧ス
ペース内の「ｇＣ−前進」ブロックどは最早や参照しな
いので、旧スペースブロックの参照計数は減分され、新
スペース内のブロックの参照計数は、図示のように、こ
れらブロックに対する新しい参照を考慮して増分される
。

旧スペース２１０において「ｇＣ−前進」ブロックの参
照計数が上述のステップ後に零に達すると、ｒ　ｇｃ−
前進」は最早や必要とされない。なぜならば、参照計数
は、最早や存在しないからである。

したがって、新スペース２１２内の転記されたブロック
を指示するようにポインタを更新する必要は最早や無い
。ｒ　ｇｃ−前進」ブロックの参照計数が零に達すると
、前進ポインタを潰すことができる。この場合、この事
は、新スペース２１２内の前進参照計数を「１」だけ増
分できることを意味する。しかしながら、上に述べたよ
うに、旧スペース内の「ｇＣ−前進」ブロックは回収さ
れない。

スカベンジ処理が完了すると、全ての有用なブロックは
新スペース２１２に転記されている。旧スペース２１０
内のユーザのセルから新スペースに対して参照は行われ
ないことは保証されるけれども、幾つかのｒ　ｇｃ−前
進」ポインタが旧スペースから新スペースに参照を行う
可能性は十分にある。旧スペース内に、「ｇｏ−前進」
ブロックに対する参照をする必要があるような現象が生
ずる。

このような現象は、旧スペース内のｒ　ｇｃ−前進」ブ
ロックに対しさらに参照がなされる場合に起る。

ユーザのセルがｒ　ｇｃ−前進」ブロックを指示する１
つまたは２つ以上のが一ベツジ　ブロックで、当該ｒｇ
ｃ−前進」ブロックに対し非零の参照計数が生ずる。ｒ
　ｇｃ−前進」ブロックの参照計数が零に達するまで、
新スペース内のブロックに対する前進参照計数は残存す
る。

第１６図は、旧スペース２６０から新スペース２６５へ
の残存前進ポインタの例を示す。スカベンジ処理は丁度
完了したところである。ブロックＢ２′は、結合レジス
タ２６６によって指示され、したがって新スペース２６
５にある。旧スペース内のブロックＢ１は、結合レジス
タに連結されてはおらずまた新スペース内のセルにより
結合レジスタに連結されてもいない。ブロックＢ１は、
零よりも大きい参照計数を有しており、したがってその
限りにおいてガーペッジ　コレクション処理を生き抜い
ている。ブロックＢ１のセルのうちの１つが旧スペース
内のブロックＢ２を指示し、ブロックＢ２に対し非零の
参照計数を生ずる危険が存在する。さらに、旧スペース
内のブロックＢ２は、新スペース内のブロック３２′に
対し前進参照を行うことができる。ブロックＢ２′は、
その参照計数において、ブロックＢ２から前進参照を受
ける。したがってが−ペック　コレクションの完了の際
に矯正アクションが行われない場合には、旧スペース内
のブロックＢ１およびブロックＢ２は消失するが、ブロ
ックＢ２′は誤った参照計数を有し続は得る。旧スペー
スを単に利用可能な断片のリストに戻した場合に生ずる
このような潜在的問題に鑑みて、旧スペース内の全ての
が−ベラジブロックのセルをスカベンジ（掃除）して旧
スペース内の他のブロックに対する参照を潰すことが必
要である。同時に、旧スペース内のセルは、割当変更を
受けることができるようにリイニシャライズされる。

が−ペック　ブロックのユーザのセル内の全てのポイン
タを潰すことなく旧スペースを単に回収するとした場合
には別の問題が起り得る。例えば、他の領域におけるブ
ロックに対する外向き領域間ポインタが誤って破壊され
る可能性がある。このようにが−ペック　ブロック内の
領域間ポインタを誤って破壊すると、他の領域に位置す
るブロック内に誤った参照計数が生じ得る。さらに、他
の領域の工ＰＴは、該領域について存在しない参照デー
タを参照し続けることになる。この領域に関してが−ペ
ック　コレクションを行うときには、このような参照の
試みは由々しい問題となろう。

旧スペース　ブロックをスカベンジし残存ポインタを潰
す過程において、が−ペック　コレクションが行われつ
つちる領域内の全てのゾロ・ツクの全ての参照計数の精
度もしくは有効性を交差チェックする機会が存在する。

が−ベック　コレクションの旧スペースのクリーニング
相の完了時には、全てのブロックは零の参照計数を有し
ているはずである。それと異なる結果は、由々しいエラ
ーを意味する。

次に述べる旧スペース　クリーニング方式は、それが有
効となるためには、その実施に成る種の条件が課せられ
る。通常の参照計数メカニズムの過程中はブロック回収
方法は、最早や使用されていないブロックを記録し続け
なければならない。

即ち、メモリ　プロセッサは、仮想アドレス空間内の「
ホール（穴）」の位置および大きさに関する情報を有し
なければならない。この方式は、この条件が満されない
と不可能であるが、この相を完了するには相当長い時間
を要する。と言うのは、既にイニシャライズされている
多くのセルが不必要にもスカベンジ（掃除）されてしま
うからである。

また、メモリ　プロセッサは、が−ベック　コレクショ
ンが行われている領域の旧スペースにおける通常のブロ
ック回収を「ターン　オフ」する能力を有するのが望ま
しい。参照計数が零に達すると、参照計数メカニズムは
、ブロックにより占有されている領域には戻らない。メ
モリ　プロセッサはそこで、その作業を参照計数メカニ
ズム側を遮断することなく、が−ペック　コレクション
に集中することができる。が−ベック　コレクション後
、旧スペース全体は利用可能なスペースの集まりもしく
はプールに戻される。ここで、回収は旧スペースで停止
されるものと仮定する。したがって例えば、旧スペース
内の「ｇＣ−前進ブロック」が零に達つしている参照計
数を有している場合には、このブロックは依然として旧
スペース内に留まる。

各ブロックの見出しセル′Ｈｂには、「スカベンジ」フ
ラッグ　ビットが設けられている（第６図参照）。この
Ｃットは、が−ペック　コレクシ目ン相中に有用となる
。後述の、旧スペースのクリーニングで、旧スペース全
体に渡り単−回のスカベンジが行われる。旧スペース全
体が掃引されると、各セルはイニシャライズされる。し
かしながら、追って明らかに°なるように、成るセルの
早まったイニシャライジングもしくは初期設定は、有用
である情報を破壊してしまう。したがって、成るセルを
スカベンジする場合に、相の後期におい成る条件が満さ
れるまで初期設定もしくはイニシャライズは行うことが
できず、スカベンジ　フラッグ　ビットを介して既にス
カベンジされたセルであることのフラッグが立てられる
。

旧スペースのスカベンジが完了した後に、旧スペース内
には３種類の客体が存在する。即ち、（１）割当てられ
ていない領域断片と、（２）新スペースに転記されて現
在ｒ　ｇｃ−前進」アドレスを収容している元の有用な
ブロックと、（３）ガーペッジ　ブロックである。

これら客体の１つが、一度に１つのセルずつ旧スペース
の全長を走査するポインタＳにより指示されると、後述
するような成る種のアクションが生ずる。その場合のア
ルゴリズムは、大きいセル群が、それらの内容をチェッ
クする必要無しに看過されるという点を除いて、新スペ
ースのスカベンジ処理で用いられたアルゴリズムと類似
している。ポインタ日は必要のあるセルだけに関与する
。

式インタＳは、最初、旧スペース内の最下位アドレス　
セルを指示する。このアドレスにおいては、３つの客体
のうちの１つに出会う。以下、それがどの容体であるか
を判定する仕方について述べる。ポインタＳは総ての旧
スペースが掃引されるまでセルを走査し続ける。各客体
に対してとられるアクションは次の通りである。

１　領域断片二指水されているセルのＭＭＵタグ（標＋
＊）フィールドが、それがイニシャライズもしくは初期
設定されたセルであることを表わす値を有している場合
には、次のＮ個のセルは、力一ペック　コレクションの
直前までは割当てられていなかったことになる。例えば
、ブロックはその参照計数が零に達した後に固状されて
おり、そしてセルは他のブロックを形成するために再割
当てされていなかった。数Ｎは、領域断片リストをアク
セスすることにより決定することができる。ポインタＳ
は、ポインタに対する中間セルをスカベンジする必要は
ないのでＮセルだけ増分することができる。

２　前進アトＶスを有するブロック：指示されたセルの
ＭＭＵタグ（標識）フィールドが値「ｇＯ−ｆｏｒｗａ
ｒ、ｄ（前進）」を有している場合には、セルは、新ス
ペースに転記されたブロックの第１の見出しセルＨａで
ある。このブロックのユーザのセル総てが再初期設定さ
れているので、これらセルはスカベンジする必要はない
。したがってポインタＳは、ブロックを丁度越える位置
にあるセルまで増分される。ブロックのユーザのセルは
、追跡もしくはスカベンジ相中にリイニシャライズされ
ているが、現在前進アｆレスを保有するに１のユーザの
セルおよび２つの見出しセルはリイニシャライズされて
いない。前進アダレスは、ブロックに対する総ての有用
なポインタが潰されていることが判定されるまで有用と
して留まる。ガーベッジ　ブロック内には、ポインタＳ
でブロックを指示するセルが存在し得る。前進アｒレス
が無い場合には、前進に関する参照が最終的に潰された
時、即ち旧スペース内のブロックに対する最後の参照が
潰された後には、新°スペース内における参照計数を何
処で減分すべきかを知ることができない。新スペースの
スカベンジ処理の完了は前進ポインタが最早や必要でな
いことを表わす。順方向を指示しているが一ペツゾ　ブ
ロックがあれば、新スペースを指示するように更新する
のではなく潰す。

したがって、第１のユーザのセルＵＯにおけるｒｇｃ−
前進」が存在すると仮定するとポインタは潰され、その
新スペース内の参照計数は「１」だけ減分された参照計
数となる。ｒ　ｇｃ−前進」ブロックに対する参照計数
が、が−ベック　コレクションの初期の相において既に
零に達してｉる場合には、該ｒｇｃ−前進」ポインタは
既に潰されている可能性がある。そこで、Ｓによって指
示されるブロックの見出しセルの再初期設定の判定にお
いては注意を要する。参照計数はチェックしなければな
らない。この計数が零である場合にはとのことは、それ
を指示するゴーベック　セルは存在しないことを意味し
、セルを再゛初期設定もしくはリイニンアライズするこ
とができる。参照計数が零よりも大きい時には、情報が
残存していることを寡味する。さらにＨｂにスカベンジ
　ピットがセットされる。これは、日が旧スペースを前
進し続け、そして既に通過したセルには決して戻ること
がないので、参照計数が零に達した時に見出しセルを再
初期設定するのに必要である。

６　が−ペック　ブロック：指示されたセルの四Ｕタグ
（標ａ＞フィールＶが値「見出し１」を有している場合
には、これは、が−ベック　ブロックの端切の見出しセ
ルＨａである。ガーペッジデロックのセルをスカベンジ
処理する前に、前進アーレスを有するブロックの場合と
将に同様に、参照計数をチェックする。この計数が零で
ある場合には、見出しセルを再初期設定する。そうでな
い場合には、Ｈｂにスカベンジ　フラッグをセットする
。この場合には、ブロックの各セルをチェックしなけれ
ばならない。日がブロックにおいて１度に１セルずつ前
進する際に、ＭＭＵタグ　フィールドをチェックして、
ポインタセルであることを意味する「領域内」または「
領域間」の値を有しているか否かを確かめる。この値を
有していない場合には、セルは再初期設定される。また
、領域内ポインタである場合には、このポインタはセル
を再初期設定する前に潰さなければならない。

データ　フィールドは指示されたブロックのアＹレスを
保有している。スカベンジされつつあるセルによシ指示
されている旧スペース内のブロックの参照計数は減分さ
れる。参照計数を減分して零にし、ブロックのＨｂにス
カベンジ　フラッグをセットした場合には、当該デＵツ
クに対するポインタは最早や存在しないので、見出しセ
ルを再初期設定する。スカベンジ　ピットがセットされ
ていない場合には、Ｓポインタが当該ブロックに到達し
た時点で、今度は無用なセルを再初期設定する。他方、
ポインタが領域間ポインタであることが判明したならば
、ポインタを潰し、参照計数を減分し、参照側の記述項
のＩＰＴ表から関連の記述項を除去する。

総てのアクセス可能なブロックを新スペースに転記し、
そして総ての適用可能なポインタを更新したならば（こ
のことはポインタＳが新スペース内のポインタに達して
いると言う事実によって示される）、が−ペック　コレ
クションが本質的に完了している。後は唯利用可能なセ
ルの断片リストに旧スペース（ｏｐＤｓｐＡｃｚ）を挿
入し、ポインタＢとポインタＴとの間にあるメモリ部分
であるところの新スペース（ＮｍｗｓｐＡｃｘ）の未使
用の部分を領域アロケータに利用可能にすることだけで
ある。

かくして領域のガーベッジ　コレクションは完了する。

以上、本発明を成る程度特定的に説明したが、ここに開
示した内容は単なる例に過ぎず、本発明の精神および範
囲から逸脱することなく当業者には組合せおよび６配列
もしくは構成における数多の変更が可能であろうことは
理解されるであろう。

【図面の簡単な説明】

第１図は、ユーザのＣＰＵと、物理的メモリと、本発明
による記憶域管理装置ＭＭＵの相互関係を示すブロック
　ダイヤグラム、第２図は、結合されるユーザのプロセ
ッサに対し論理的記憶空間として現われる本発明による
記憶装置のブロック　ダイヤグラム、第６図は、本発明
の記憶装置の好ましい実施例を実現する上でＭ’ＭＵに
おいて使用される結合もしくは連結レジスタ構造を示す
ブロックダイヤグラム、第４図は、本発明により記憶装
置を実現する上で用いられる結合レゾスフ装置のブロッ
ク　ダイヤグラム、第５図は、本発明による記憶装置を
汎用ハードウェアで実現する構成を示すブロック　ダイ
ヤグラム、第６図は、本発明による記憶装置の仮想アト
Ｖス空間の一部分を示す図であって、領域間および領域
内式インク構成の種々な形態を図解するダイヤグラム、
第７図は、ガーペッジ　コレクション前の本発明の記憶
装置の仮想アドレス空間の領域を図解するダイヤグラム
、第８図は、第７図に示した仮想アｒレス空間に対して
行なわれるガーペッジ　コレクション処理から生ずるが
−ペック　コレクション後の本発明による記憶装置の仮
想アドレス空間の１つの領域を示す図、第９図は、ガー
ベッジ　コレクション処理の準備段階として領域の初期
設定相を示す本発明による記憶装置の仮想アダレス空間
の部分を示す図、第１０＆図ないし第１０ｅ図は、が−
ベック処理されているスペースもしくは空間から結合さ
れたブロックを新スペースに転記する段階を図解する図
、第１１図は、が−ベック　コレクション処理中の結合
レジスタを追跡した後の領域を図解する図、第１２図は
、第１１図において追跡された領域をスカベンジした結
果を図解する図、そして第１６図は、クリーニング前の
旧スペースを図解するダイヤグラムである。 １１・・・記憶域管理装置（ＭＭＵ）、１２・・・物理
的メモリ、１５・・・連結レジスタ装置、２０・・・ａ
ｐｔｙ　。 ６４・・・ＭＭＵタグ（標識）、８０・・・ＣＰＵイン
ターフェース、８１・・・プロセッサ　インターフェー
ス、８３・・・連結レジスタ　ファイル、８４・・・デ
ータ路制御回路、９０・・・命令デコーダ、９２・・・
シーケンサ、９３・・・制御ＲＯＭ　／　ＲＡＭ　、　
１０Ｏ・・・プロセッサ、１０２・・・主メモリ、１０
４・・・ページ　テーブル装置、１０６・・・ディスク
装置、１０８・・・ディスクコントローラ

Claims (13)

【特許請求の範囲】
1. （１）ユーザのプロセッサと結合して用いられ、該ユー
   ザのプロセッサと独立して動作する記憶装置において、 少なくとも１つの物理的メモリと、 少なくとも前記物理的メモリを表わす仮想アドレス空間
   を表わす論理アドレス空間のブロックを前記ユーザのプ
   ロセッサが割当てることを可能にするように前記物理的
   メモリをユーザのプロセッサに接続して、ユーザが与え
   るデータを前記割当てられた論理アドレス空間に書込ん
   だり、前記割当てられた論理アドレス空間から読出した
   り、前記論理アドレス空間内の２つのポインタが割当て
   られた論理アドレス空間の同じブロックを指示している
   か否かの判定を行なうための「ＥＱテスト」を行ない、
   そしてポインタを前記割当てられた論理アドレス空間内
   に転記するための手段と、前記仮想アドレス空間内の少
   なくとも参照されないブロックのガーベッジコレクショ
   ンを行なうための手段とを備えた記憶装置。
2. （２）接続手段が、ユーザのプロセッサと論理アドレス
   空間とを接続するための複数個の連結レジスタを備えて
   いる特許請求の範囲第１項記載の記憶装置。
3. （３）ユーザのプロセッサが論理アドレス空間のブロッ
   クを割当てることを可能にするための手段が、ユーザの
   プロセッサにより特定される任意長のメモリのブロック
   を割当てるための手段を備え、前記ブロックは少なくと
   も、前記割当てられたブロックがポインタにより参照さ
   れているか否かを指示するための手段を有している特許
   請求の範囲第１項記載の記憶装置。
4. （４）記憶装置の組織を維持するためのメモリプロセッ
   サを備えている特許請求の範囲第３項記載の記憶装置。
5. （５）物理的メモリが、複数個の半導体ランダムアクセ
   スメモリと、ディスクメモリと、ディスクコントローラ
   とを備えており、メモリプロセッサは、前記ディスクメ
   モリと前記物理的メモリとの間における情報の流れを制
   御するために前記ディスクコントローラの動作を制御す
   る特許請求の範囲第４項記載の記憶装置。
6. （６）循環的ポインタ参照構造を有するブロックであつ
   て、該構造の外部からブロックまたは連結レジスタポイ
   ンタ参照を受けないブロックを割当解除するためのガー
   ベッジコレクション手段を備えている特許請求の範囲第
   ４項記載の記憶装置。
7. （７）ガーベッジコレクション手段が、さらに、循環的
   ポインタ参照構造を分離するための手段を備えている特
   許請求の範囲第６項記載の記憶装置。
8. （８）少なくとも、ガーベッジコレクションが選択的に
   実施される仮想アドレス空間の領域を備えている特許請
   求の範囲第６項記載の記憶装置。
9. （９）ガーベッジコレクション手段が、ガーベッジコレ
   クションが選択的に行なわれる領域から、割当てられて
   おつて収集されていないブロックを新しい領域に凝集す
   るための手段を備えている特許請求の範囲第８項記載の
   記憶装置。
10. （１０）ユーザのプロセッサの動作と並列にガーベッジ
    コレクション手段を動作するための手段を備えている特
    許請求の範囲第６項記載の記憶装置。
11. （１１）ユーザのプロセッサと結合される記憶装置にお
    いて、 物理的メモリと、 該物理的メモリが、前記ユーザのプロセッサに対して、
    該ユーザのプロセッサにより情報を読出したり書込んだ
    りするために、該ユーザのプロセッサにより任意に割当
    て可能な長さのブロックにアクセスすることを可能にす
    る連結レジスタとして見做されるように、前記物理的メ
    モリをユーザのプロセッサに接続するためのインターフ
    ェース手段と、 前記物理的メモリを表わす仮想アドレス空間においてガ
    ーベッジコレクションを行なうための手段とを備え、該
    ガーベッジコレクション手段は、アクセスできないブロ
    ックを割当解除するために、前記ユーザのプロセッサと
    並列に動作する記憶装置。
12. （１２）ユーザのプロセッサと共に使用される記憶装置
    において、 物理的メモリと、 データ操作のために前記ユーザのプロセッサにより相対
    記憶場所を位置出しすることを可能にするために、メモ
    リおよびデータのブロックに対する識別子だけを格納す
    る前記ユーザのプロセッサに対しアクセス可能な複数の
    レジスタを有する連結レジスタ装置と、 前記物理的メモリおよび連結レジスタを管理するための
    前記ユーザのプロセッサとは独立した手段とを備え、前
    記記憶装置は、前記ユーザのプロセッサに対し見掛け上
    、前記連結レジスタによつてのみアクセス可能なユーザ
    指定のブロックの集りであり、 さらに、ユーザのプロセッサの動作とは独立に且つそれ
    と並列に物理的メモリを表わす仮想アドレス空間のガー
    ベッジコレクションを行なうために前記物理的メモリお
    よび連結レジスタ管理手段を制御するためのコンピュー
    タプログラム手段とを含む記憶装置。
13. （１３）メモリのブロックの識別子がポインタであり、
    さらに、各ブロックと結合されてポインタが関連のブロ
    ックを指示しているか否かを表わす手段と該指示手段は
    、参照を表わしておらず該ブロックが結合レジスタ装置
    を介してアクセスすることができない場合に、該ブロッ
    クを割当解除するための手段とを備えている特許請求の
    範囲第１２項記載の記憶装置。