JPS6110305A - Buffer amplifier - Google Patents
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- JPS6110305A JPS6110305A JP13146684A JP13146684A JPS6110305A JP S6110305 A JPS6110305 A JP S6110305A JP 13146684 A JP13146684 A JP 13146684A JP 13146684 A JP13146684 A JP 13146684A JP S6110305 A JPS6110305 A JP S6110305A
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- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バッファ増幅器に関し、特にＣＭＩＳトラン
ジスタ（相補型絶縁ゲート電界効果トランジスタ）で形
成されたバッファー増幅器に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a buffer amplifier, and more particularly to a buffer amplifier formed of CMIS transistors (complementary insulated gate field effect transistors).
（従来技術）
従来、モノリフツク集積化されたＭＩＳトランジスタ（
以下、ＦＥＴという。）の相互コンダクタンスはバイポ
ーラトランジスタに比べて低く、ＦＥＴが出力バッファ
ー回路を構成し、モノリフツク集積化する事は困難であ
った。にもかかわらず、ＭＩＳ ＬＳＩにアナログ回路
を集積化する必要ｆｉは、Ａ／Ｄ、Ｄ／Ａコンバータや
通信用回路等の分野で高まっている。かかる課題に関し
、近年、種々の研究が進められている。(Prior art) Conventionally, monolift integrated MIS transistors (
Hereinafter referred to as FET. ) has a lower mutual conductance than that of bipolar transistors, and FETs constitute an output buffer circuit, making it difficult to integrate monoliths. Nevertheless, the need to integrate analog circuits into MIS LSIs is increasing in the fields of A/D, D/A converters, communication circuits, and the like. Regarding such issues, various researches have been carried out in recent years.
第１図は、特にバッ７アヴ増幅器において、バイポーラ
トランジスタで構成された実績ある回路をＣＭＩＳトラ
ンジスタによって構成した回路図例である。かかる回路
においてＦＥＴＭ、、及びＭ、１は、各々ダイオード接
続された飽和領域で動作するＮチャネルＦＥＴ及びＰチ
ャネルＦＥＴである。FIG. 1 is an example of a circuit diagram in which a proven circuit constructed of bipolar transistors is constructed using CMIS transistors, especially in a buffer amplifier. In such a circuit, FETM, and M,1 are diode-connected N-channel FETs and P-channel FETs operating in the saturation region, respectively.
出力のＮチャネルＦＥＴ Ｍ、４及びＰチャネルＦＥＴ
Ｍ□のゲートは、各々ＦＥＴ Ｍｌｌ ２Ｍ５ｓ の
ゲートソース間電圧によりバイアスされる。Output N-channel FET M, 4 and P-channel FET
The gates of M□ are biased by the gate-source voltage of each FET Mll 2M5s.
このＦＢＴ Ｍ、、、Ｍ、、のゲート−ソース間電圧を
小さくするために、ＰＥＴ Ｍｌａ 、 Ｍ＋ａ に
ディプリシ曹ンＦＥＴを用いると、ＦＥＴ ＭＨ１Ｍｌ
５は、そのドレイン−ソース間電圧が低下して常時三極
管領域で動作するようＫなシ、正常なバイアス回路とし
て動作しない。このため、ＰＥＴ Ｍ、ｔ 、 Ｍ＋ｓ
にエンハンスメン）ＦＥＴｔ−使用する必要がある。In order to reduce the gate-source voltage of the FBTs M, , M, , if a diploic FET is used as the PET Mla, M+a, the FET MH1Ml
5 does not operate as a normal bias circuit because its drain-source voltage decreases and it always operates in the triode region. For this reason, PET M,t, M+s
(enhancement) FETt-need to be used.
従って、入力端子１１に入力される入力電圧Ｖｉｎの正
負両側への振幅に対し、各々ＦＥＴＭ１４゜ＭＩ５のゲ
ートーソース間電圧は大きな値となシ出力電圧の振幅範
囲は大きく制限を受ける事になる。Therefore, with respect to the positive and negative amplitudes of the input voltage Vin input to the input terminal 11, the gate-to-source voltage of each FETM 14° MI5 becomes a large value, and the amplitude range of the output voltage is greatly limited.
以上述べた如き理由によりかかる回路構成を持ったバッ
ファぞ増幅器が実際に使用された実績はほとんど無に等
しい。なお第１図において、１２は出力電圧ＶＯＵＴ
を出力する出力端子、１３は電源ＶＤＤ端子、１４は
電源Ｖｓｓ端子である。For the reasons mentioned above, there are almost no actual cases in which buffer amplifiers with such circuit configurations have been used. In Fig. 1, 12 is the output voltage VOUT
13 is a power supply VDD terminal, and 14 is a power supply Vss terminal.
０Ｍｌ８トランジスタで構成されたバッファｌ増幅器に
おいて、出力電圧の振幅範囲を広げる事を目的とした回
路は、例えば下記の文献に開示されている。ダブリクー
。シー、ブラック、デー、ジェ、アルストオツド（Ｗ、
Ｃ，Ｂｌａｃｋ、Ｄ、Ｊ、Ａｌ−ｌ５ｔｏｔ ）及びア
ール、 ｘ −、リード（Ｒ，Ａ、Ｒｅ−ｅｄ）著、’
ア ハイ バーフォマンス ロー パワー シーエムオ
ーニス チャンネル フィルター’ （Ａ Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｌｏｗ Ｐｏｗ−ｅｒ
０ＭＯ８Ｃｈａｎｎｅｌ Ｐｉｌｆｅｒ）、ＩＥＥＥ
Ｊ。A circuit aimed at widening the amplitude range of the output voltage in a buffer amplifier configured with 0Ml8 transistors is disclosed in, for example, the following document. Dubricoo. Sea, black, day, je, alst otsud (W,
C, Black, D, J, Al-l5tot) and R, x-, Reed (R, A, Re-ed), '
A High Verfomance Low Power CM Onis Channel Filter'
Performance Low Power
0MO8Channel Pilfer), IEEE
J.
５ｏｌｉｄ−８ｔａｔｅ Ｃ４ｒｃｕｉｔｓ、１９８０
年、Ｖｏｌ。5olid-8tate C4rcuits, 1980
Year, Vol.
５Ｃ−１５，ＮＯ，６，第９２９〜９３８頁。5C-15, NO, 6, pp. 929-938.
この文献は、ＣＭＩＳトランジスタで構成されたバッフ
アゲ増幅器の出力ＦＥＴにディプリシ冒ンＦＥＴを使用
し得る回路手段を提供している。This document provides a circuit means in which a dipstick FET can be used as an output FET of a buffer amplifier constructed of CMIS transistors.
この回路を、第２図を参照して説明する。ＰＥＴＭ□は
、Ｐ−ウェルがソース電圧につられたＮチャネルのエン
ハンスメント又はディプリシ冒ンＦＥＴ、ＦＥＴ Ｍ、
、は、Ｐチャネルのディグリシ１ンＦＥＴで、共通ソー
ス点を出力とするソースフォロワの出力段を構成する。This circuit will be explained with reference to FIG. PETM□ is an N-channel enhancement or dip-resistance FET with the P-well tied to the source voltage.
, are P-channel degree signal FETs, and constitute an output stage of a source follower whose output is a common source point.
同様にＦＥＴ Ｍ、！は、Ｐ−ウェルがソース電圧につ
られたＮチャネルのエンハンスメント又ハティフリシ胃
ンＦ’ＥＴ％Ｆ’ＥＴ鳩、はＰチャネルのディブリシ冒
ンＦＥＴで各ＦＥＴを流れる電流は、ＰチャネルＦＥＴ
Ｍ、、、 ＰチャネルＦＥＴＭ、、、 及び定電
流源工！１によって構成される電流ミラー回路によシ一
定に保たれる。Similarly, FET M,! is an N-channel enhancement FET with the P-well tied to the source voltage.
M,,, P channel FETM,,, and constant current source work! The current is kept constant by a current mirror circuit constituted by 1.
ここで、ＦＥＴ Ｍ、、のゲートとＰＥＴ Ｍ、、のド
レインを共通接続点とする事によシ負帰還ループを構成
し、その共通接続点はＦＥＴ Ｍ、、及びＰＥＴＭ、３
を流れる電流が一定となる点にバイアスされる。なお、
出力電圧及びアイドリンク電流は、ＦＥＴ Ｍ□２Ｍ！
６ のゲート−ソース間電圧が各々ＦＥＴ Ｍ、、
、 Ｍ、３ のゲートーソース間電圧によシバイアス
される事によって決定される。Here, a negative feedback loop is constructed by making the gate of FET M, , and the drain of PET M, , a common connection point, and the common connection point is FET M, and PETM, 3.
is biased to the point where the current flowing through it is constant. In addition,
The output voltage and idle link current are FET M□2M!
6 gate-source voltages of each FET M, ,
, M,3 is determined by being biased by the gate-source voltage.
上記の如く構成された回路において、出力電圧ＶＯＵＴ
の負側振幅範囲は以下に示す如き制限を受ける。第１
に出力段ＦＥＴ Ｍ、、にＰチャネルＦＥＴを用いてい
るため、その相互コンダクタンスはＮチャネルＦＥＴに
比べて小さく、出力シンク時において、大きなゲート−
ソース間電圧が必要となる事が原因とカる。第２に出力
段ＰＥＴ Ｍ、。のボディー効果（しきい値電圧が基板
とソース間の電圧増加に伴い大きくなる現象）が原因と
なる。In the circuit configured as above, the output voltage VOUT
The negative amplitude range of is subject to the following limitations. 1st
Since P-channel FETs are used in the output stage FETs M, , , their mutual conductance is smaller than that of N-channel FETs, and when the output is synced, a large gate
This is likely due to the need for source-to-source voltage. Second is the output stage PET M,. This is caused by the body effect (a phenomenon in which the threshold voltage increases as the voltage between the substrate and the source increases).
次に１出力電圧ＶＯＵＴの正側振幅に対し、以下に示す
如き欠点が生じる。ＦＢ’Ｉ’ Ｍ、、 、 Ｍ、、
の共通ドレイン接続点は、一定電流を流すために一定電
位に固定されているため、入力電圧Ｖｉｎの増加と共に
、ＦＥＴＭｔ！のドレイン−ソース間電圧は減少し、ピ
ンチオフ電圧以下となると三極管領域に入る。この状態
においても上記の帰還ループによシ、ＰＥＴ Ｍ、、
、 Ｍ、、は、一定電流が流れる様にバイアスされてい
る。その結果、三極管領域で動作するＦ’ＥＴ Ｍ、！
のゲート−ソース間電圧は増加する。この状態でＦＥＴ
Ｍ、、のゲートーソース間電圧もバイアスされるため
、アイドリンク時以上の電流が流れて消疑電力は大きく
なる。Next, the following drawbacks occur with respect to the positive amplitude of the single output voltage VOUT. FB'I' M,, , M,,
Since the common drain connection point of FET Mt! is fixed at a constant potential to allow a constant current to flow, as the input voltage Vin increases, FET Mt! The drain-source voltage decreases, and when it becomes below the pinch-off voltage, it enters the triode region. Even in this state, due to the above feedback loop, PET M,...
, M, are biased so that a constant current flows. As a result, F'ET M,!, operating in the triode region!
The gate-source voltage of increases. In this state, FET
Since the gate-to-source voltage of M, , is also biased, a current higher than that during idle link flows, and the doubtful power increases.
一方、出力ドライブ能力の向上のためＦＥＴＭ！！。On the other hand, FETM to improve output drive ability! ! .
Ｍ、にディプリシｌンＦＢＴを用いた場合、エンハンス
メントＦＥＴを用いた場合に比べてＦＥＴＭＢ２のドレ
イン−ソース間電圧は小さくな、９ ＰＥＴＭ！４が飽
和領域で動作するのに必要な入力電圧Ｖｆｎの便動範囲
は狭くなる。入力電圧Ｖｉｎがある程度正側振幅して、
ＦＥＴ Ｍ、、のドレイン−ソース間電圧がピンチオ
フ電圧以下になると、ＰＥＴＭ！４は三極管領域に入る
。この状態においても、ＦＥＴ Ｍ、、に流れる電流は
一定に保たれるため、ＰＥＴ Ｍ、、のゲート−ソース
間電圧は増加し、ＦＥＴ Ｍ□１Ｍ□ を流れる電流は
増加する。従って、ＰＥＴ Ｍ□を流れる電流も増加し
、消費電力は大きくなる。When a diplicin FBT is used for M, the drain-source voltage of FET MB2 is smaller than when an enhancement FET is used.9 PETM! The operating range of the input voltage Vfn necessary for the input voltage Vfn to operate in the saturation region becomes narrower. The input voltage Vin has a positive amplitude to some extent,
When the drain-source voltage of FET M, , becomes below the pinch-off voltage, PETM! 4 falls into the triode region. Even in this state, the current flowing through FET M, , is kept constant, so the gate-source voltage of PET M, , increases, and the current flowing through FET M□1M□ increases. Therefore, the current flowing through PET M□ also increases, and power consumption increases.
以上述べた如（、ＰＥＴ Ｍ、、、Ｍ□に、エンハンス
メン）ＦＥＴあるいはディブリジョンＦ’ＥＴのいずれ
を用いた場合においても、一定消費電力を維持した状態
における出力電圧ＶＯＵＴの振幅範囲に上記制限が加わ
る事になる。As described above, regardless of whether an FET or a distribution F'ET is used (PET M, ..., M□, enhancement), the amplitude range of the output voltage VOUT while maintaining a constant power consumption is within the above range. There will be additional restrictions.
（発明の目的）
本発明の目的は、上記の欠点を除去することにより、よ
シ低出力インピーダンスを有するＣＭＩＳトランジスタ
で形成されたバッフアメ増幅器において、出力に抵抗負
荷が接続された場合に１よシ高い出力ドライブ・シンク
能力を持った広範囲の出力電圧振幅が得られるバッファ
ｌ増幅器を提供する事である。(Object of the Invention) The object of the present invention is to eliminate the above-mentioned drawbacks, thereby providing a buffer amplifier formed of CMIS transistors having a relatively low output impedance, which can be easily used when a resistive load is connected to the output. It is an object of the present invention to provide a buffer amplifier having a wide range of output voltage amplitude with high output drive and sink capability.
（発明の構成）
本発明のバッファ増幅器は、ＣＭＩＳトランジスタで形
成されたバッファ増幅器において、一端が第１の電源端
子にゲートが前記バッファ増幅器の入力端子にそれぞれ
接続された一導電型の第１及び第２のＭＩＳトランジス
タと、該第１のＭＩＳト２ンジスタの他端と第２の電源
端子間に接続された定電流源と、前記第１のＭＩＳトラ
ンジスタの他端〈反転入力端子が前記第２のＭＩＳト９
ｙジスタの他端に正転入力端子がそれぞれ接続された差
動増幅器と、ゲートが前記差動増幅器の出力に一端が前
、記第２のＭＩＳトランジスタの他端及び前記バッファ
増幅回路の出方端子に他端が前記第２の電源端子にそれ
ぞれ接続された一導電型の第３のＭＩＳトランジスタと
を含むことから構成される。(Structure of the Invention) A buffer amplifier of the present invention is a buffer amplifier formed of CMIS transistors, in which first and second transistors of one conductivity type have one end connected to a first power supply terminal and a gate connected to an input terminal of the buffer amplifier. a second MIS transistor; a constant current source connected between the other end of the first MIS transistor and a second power supply terminal; 2 MIS 9
a differential amplifier whose normal input terminal is connected to the other end of the y transistor, one end of which has a gate connected to the output of the differential amplifier, the other end of the second MIS transistor, and the output of the buffer amplifier circuit; The terminal includes a third MIS transistor of one conductivity type, the other end of which is connected to the second power supply terminal.
（作 用）
次に、本発明の基本的な構成とその作用について！１２
８Ａする。(Function) Next, about the basic structure of the present invention and its function! 12
8A.
第３図（４）、（Ｂ）は本発明のバッファ増幅器の基本
的な構成を示す基本回路図である。FIGS. 3(4) and 3(B) are basic circuit diagrams showing the basic configuration of the buffer amplifier of the present invention.
第３図囚において、本発明のバッファ増幅器の第１の基
本回路は、ドレインが第１の電源ＶＤＤ端子１３にゲー
トが前記バッファ増幅器の入力端子１１にそれぞれ接続
されたＮチャネルの第１及び第２のＦＥＴ Ｍ□及びＭ
ｏと、このＦＥＴ Ｍｓｓのソースと第２の電源Ｖｓｓ
端子１４間に接続された定電流源Ｉ１１と、Ｆ’ＥＴ
Ｍ３．のソースに反転入力端子がＦＥＴ Ｍｓａのソー
スに正転入力端子がそれぞれ接続された差動増幅器１５
と、ゲートが差動増幅器１５の出力にドレインがＦＥＴ
Ｍｓｘのソース及び前記バッファ増幅回路の出力端子
１２にソースが電源端子１４にそれぞれ接続されたＮチ
ャネルの第３のＰＥＴ Ｍｓｓとから成っている。In FIG. 3, the first basic circuit of the buffer amplifier of the present invention has N-channel first and 2 FETs M□ and M
o, the source of this FET Mss and the second power supply Vss
Constant current source I11 connected between terminals 14 and F'ET
M3. A differential amplifier 15 has an inverting input terminal connected to the source of the FET Msa, and a non-inverting input terminal connected to the source of the FET Msa.
and the gate is the output of the differential amplifier 15 and the drain is the FET
The third N-channel PET Mss has a source connected to the output terminal 12 of the buffer amplifier circuit and the power supply terminal 14, respectively.
第３図（Ｂ） Ｋ示す、本発明のバッファ増幅器の第２
の基本回路は、第３図（５）におけるＦＥＴ Ｍ□１Ｍ
３゜をディプリシロンＰＥＴ Ｍｓ＋−、Ｍｎ２．に替
えた事から成っている。FIG. 3(B) shows the second buffer amplifier of the present invention, shown in FIG.
The basic circuit is FET M□1M in Figure 3 (5)
3° is Dipricilon PET Ms+-, Mn2. It consists of replacing .
以下、第３図（５）、（Ｂ）の回路の動作を同時に説明
する。出力ドライブ時においては、入力電圧Ｖｉｎの正
側振幅と共に出力電圧ＶＯＵＴは追従振幅し、出力端子
１２を介して負荷へ流れるＦＥＴ Ｍｎ２ 。Below, the operations of the circuits shown in FIGS. 3(5) and 3(B) will be explained simultaneously. During output drive, the output voltage VOUT follows the positive amplitude of the input voltage Vin, and flows to the load via the output terminal 12 of the FET Mn2.
Ｍ３２Ｍのドライブ電流は増加する。入力電圧Ｖｉｎの
正側振幅に対し、 ＦＥＴ Ｍｎ２ 、Ｍ３２ｍの駆動
能力の制約により出力電圧ＶＯＴ７Ｔが追従振幅できな
い場合は、差動増幅器１５を介した帰還ループによりＦ
ＥＴ Ｍ、、のゲート−ソース間電圧の減少が促され、
ＦＥＴ Ｍｓａを流れる電流は減少又はオンしてＰＥＴ
Ｍ ３２ 、 Ｍ３２８の駆動電流能力は増加する。The drive current of M32M increases. If the output voltage VOT7T cannot follow the amplitude of the positive side amplitude of the input voltage Vin due to the drive capacity constraints of the FETs Mn2 and M32m, the feedback loop via the differential amplifier 15
The gate-source voltage of ETM, , is promoted to decrease,
The current flowing through FET Msa decreases or turns on to
The drive current capability of M32 and M328 increases.
又、出力シンク時においては、入力電圧Ｖｉｎの負側振
幅と共に出力電圧ＶＯＵＴは追従振幅し、ＦＥＴ Ｍｓ
ｓは負荷から流れ込む電流をシンクする。In addition, during output sinking, the output voltage VOUT follows the negative amplitude of the input voltage Vin, and the FET Ms
s sinks the current flowing from the load.
入力電圧Ｖｉｎの負側振幅に対し、ＰＥＴ Ｍ、のシン
ク能力に制約があると、出力電圧ＶＯＵＴは追従しきれ
なくなる。このとき差動増幅器１５を介した帰還ループ
によ５’ＦＥＴ Ｍ、、のゲートーソース間室圧の増加
が促され、ＦＥＴ Ｍｓｓのシンク能力が増加し、出力
電圧ＶＯＵＴは所望のレベルまで振幅する。If there is a restriction on the sinking ability of PET M with respect to the negative amplitude of the input voltage Vin, the output voltage VOUT will not be able to follow it. At this time, the feedback loop via the differential amplifier 15 promotes an increase in the gate-source chamber pressure of the 5'FETs M, ., the sink capability of the FET Mss increases, and the output voltage VOUT swings to a desired level.
かかるＣＭＩＳバッファｌ増幅器回路の入力電圧変動に
対する出力電圧の変動範囲について考察するに、まず、
第２図に示した従来の回路と同様、エンハンスメントＦ
ＥＴ Ｍｓ＋ 、 Ｍａｔ ｔ−用いた第３図（５）
に示した回路において、 ＦＥＴ Ｍ、、のゲート入力
電圧Ｖｉｎが正側に振幅した場合を考える。入力ＰＥＴ
Ｍｓ＋のドレインは直接電源ＶＤＤ端子１３に接続さ
れているため、従来の回路に比べて入力電圧範囲を大き
く取る事が可能である事は上記のとおシである。例えば
、電源Ｎｓｘ電圧を±５．ＯＶとしたとき、第２図に示
す従来の回路では、ＦＥＴＭ！ｌのしきい値電圧は１．
ＯＶ、ゲート−ソース間電圧は１．５Ｖ程度で、飽和領
域で動作しているＦＥＴＭｔ２のドレイン−ソース間電
圧は０．５ Ｖ程度であるので、 ＦＥＴ Ｍｔｔのソ
ース電位の上限は３．０ Ｖ程度となる。To consider the variation range of the output voltage with respect to the input voltage variation of such a CMIS buffer amplifier circuit, first,
Similar to the conventional circuit shown in Figure 2, the enhancement F
Figure 3 (5) using ET Ms+, Mat t-
Consider the case where the gate input voltage Vin of FET M, , swings to the positive side in the circuit shown in FIG. Input PET
As mentioned above, since the drain of Ms+ is directly connected to the power supply VDD terminal 13, it is possible to have a wider input voltage range than in the conventional circuit. For example, the power supply Nsx voltage is ±5. When OV, in the conventional circuit shown in FIG. 2, FETM! The threshold voltage of l is 1.
OV, the gate-source voltage is about 1.5 V, and the drain-source voltage of FET Mt2 operating in the saturation region is about 0.5 V, so the upper limit of the source potential of FET Mtt is 3.0 V. It will be about.
一方、第３区内に示す本発明回路では、入力電圧Ｖｉｎ
が正側に振幅してＦＥＴ Ｍ、、のソース電位が３．
ＯＶとなったときにおいても、ＦＥＴ ＭＵのドレイン
−ソース間電圧は２．ＯＶと飽和領域での動作に対し非
常に余裕がある。On the other hand, in the circuit of the present invention shown in the third section, the input voltage Vin
swings to the positive side, and the source potential of FET M, , becomes 3.
Even when it becomes OV, the drain-source voltage of FET MU is 2. There is a lot of margin for operation in the OV and saturation region.
次に第３区内に示す回路において、ＰＥＴ Ｍ旧のゲー
ト入力電圧Ｍｉｎが負側に振幅した場合、ＦＥＴ Ｍｓ
＋のソース電位は低下するが、その下限は、定電流源Ｉ
３１を構成するＦ’ＥＴが飽和領域で動作するために、
必要なドレイン−ソース間電圧を確保できる電圧範囲に
よって決定される。このドレイン−ソース間電圧の下限
を０．５Ｖ程度とすると、ＰＥＴ Ｍ、１のソース電位
の下限は、−４，５Ｖ程度となる。このときのＦＥＴ
Ｍ、３の出力シンク能力が十分であれば、出力電圧■０
υ丁の下限は同程度期待できる。Next, in the circuit shown in the third section, when the gate input voltage Min of the old PET M swings to the negative side, the FET Ms
+ source potential decreases, but its lower limit is constant current source I
In order for the F'ET that constitutes 31 to operate in the saturation region,
It is determined by the voltage range that can secure the necessary drain-source voltage. If the lower limit of this drain-source voltage is about 0.5V, then the lower limit of the source potential of PET M,1 is about -4.5V. FET at this time
If the output sink ability of M, 3 is sufficient, the output voltage ■0
The lower bound of υcho can be expected to be about the same.
一方、第２図に示す従来の回路では、定電流源Ｉ２□を
構成するＦＥＴのドレイン−ソース間電圧としてＱ、５
Ｖ、ＰチャネルディブリジョンＦＥＴＭ１．のボディー
効果を考慮したときのしきい値電圧を−０，５Ｖとして
、Ｆ’Ｅ’ｒ Ｍ、、のゲート−ソース間電圧は、電流
７ンクを考慮して−１，５Ｖ程度となる。従って、出力
電圧ＶＯＵＴの下限は、−３，Ｑｖ程度となり、本発明
回路に比べ、その能力は非常に低い。On the other hand, in the conventional circuit shown in FIG. 2, the drain-source voltage of the FET that constitutes the constant current source I2□ is Q,5
V, P channel division FET M1. Assuming that the threshold voltage when considering the body effect of F'E'r M is -0.5V, the gate-source voltage of F'E'r M, , is about -1.5V considering the current 7 links. Therefore, the lower limit of the output voltage VOUT is approximately -3.Qv, and its capability is very low compared to the circuit of the present invention.
第３図（５）に示す本発明回路で、入力電圧Ｖｉｎの正
側振幅時において、ＦＥＴ Ｍｓ＋のドレイン−ソース
間電圧は、飽和領域での動作に対し非常に余裕がある事
は上述したが、この利点によって、第２図に示す従来回
路のＰＥＴ Ｍ２． 、 Ｍ！、 として、第３図（
ａに示すようにディブリジョンＰ’ＥＴ Ｍｓｘａ。As mentioned above, in the circuit of the present invention shown in FIG. 3 (5), when the input voltage Vin has a positive amplitude, the drain-source voltage of the FET Ms+ has a very large margin for operation in the saturation region. , this advantage makes it possible to overcome the conventional circuit PET M2. shown in FIG. , M! , as Figure 3 (
Dibrision P'ET Msxa as shown in a.
Ｍ３２＆を用いる事が可能になる、ディブリジョンＦＥ
Ｔ Ｍｓｔａ 、 Ｍ３２＆を用いる事によって、正側
振幅に対し更にその出力範囲を大きくする事ができる。Dibrision FE makes it possible to use M32&
By using T Msta and M32&, the output range can be further enlarged for the positive amplitude.
（実施例）
以下、本発明の実施例について図面を参照して説明する
。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第４図は本発明の一実施例を示す回路図である。FIG. 4 is a circuit diagram showing one embodiment of the present invention.
ＮチャネルＦＥＴ Ｍ４． 、 Ｍ□、 Ｍｌ、は、各
々第３図（Ｂ）の回路におけるＦＥＴ Ｍｓｔａ 、
Ｍｓｚａ 、Ｍｌ３に対応する。第３図（Ｂ）の回路に
おける定電流源Ｉ３１は、第４図に示されたＮチャネル
ＦＥＴ Ｍ４！、 Ｍｔｔ３．及び定電流源Ｉ４１ Ｋ
より構成される。N-channel FET M4. , M□, Ml are the FETs Msta, Ml, in the circuit of FIG. 3(B), respectively.
Msza, corresponding to Ml3. The constant current source I31 in the circuit of FIG. 3(B) is an N-channel FET M4! shown in FIG. , Mtt3. and constant current source I41K
It consists of
第３図（Ｂｌの回路における差動増幅器１５は、第４図
に示されたＮチャネルＦＥＴ Ｍ４ｓ 、 Ｍ４４ 、
Ｍ４ａ 。The differential amplifier 15 in the circuit of FIG. 3 (Bl) is composed of the N-channel FETs M4s, M44,
M4a.
Ｍ、、 、 Ｍ４ｇ 、 ＭｌｌｏＰチャネルＦＥＴ
Ｍ、ｓ 、 ＮＬｆｆ 及びコンデンサＣ４１により
構成される。ここで、ＦＥＴＭ、ｇは零補償用Ｆ’ＥＴ
であバコンデンサＣ４＋は位相補償用コンデンサである
。かかる差動増幅器において、入力ＦＥＴＭ、８．〜１
４４ にディブリジョンＦＢＴを用いる事により、こ
の差動増幅器の入力電圧範囲を広くする事ができ、差動
増幅器によって出力電圧範囲が制限を受ける事はない。M, , M4g, MlloP channel FET
It is composed of M, s, NLff and a capacitor C41. Here, FETM, g is F'ET for zero compensation
The buffer capacitor C4+ is a phase compensation capacitor. In such a differential amplifier, an input FETM, 8. ~1
44, the input voltage range of this differential amplifier can be widened, and the output voltage range is not limited by the differential amplifier.
更にかかる差動増幅器はＣＭＩＳトランジスタで構成さ
れているため、利得を大きくする事が可能で出力ドライ
ブ・シンク能力をよシ高める事ができる。Furthermore, since such a differential amplifier is composed of CMIS transistors, it is possible to increase the gain and to further improve the output drive/sink ability.
以上、述べた如く、本実施例は低出力インピーダンスを
有し、従来の回路に比べ、よシ広範囲の出力電圧振幅が
得られ、高い出力ドライブ・シンク能力を持つという効
果がある。As described above, this embodiment has the advantage of having a low output impedance, a wider range of output voltage amplitude than conventional circuits, and a high output drive/sink capability.
更に、第３図（５）、＠に示す本発明回路の出力電圧は
、電流ドライブψシンクするのに必要なＦＥＴＭ□２Ｍ
８．のドレイン−ソース間電圧を与え得る範囲まで振幅
可能であり、バッファｌ増幅器として理論的可能な最大
振幅を有するものである。Furthermore, the output voltage of the circuit of the present invention shown in FIG.
8. It can be oscillated to a range that can provide a drain-source voltage of 1, and has the maximum theoretically possible amplitude as a buffer amplifier.
なお、第４図に示した回路は１本発明の一実施例にすぎ
ず、本発明の要旨を含む種々の回路構成は可能である事
は言うまでもない。It should be noted that the circuit shown in FIG. 4 is only one embodiment of the present invention, and it goes without saying that various circuit configurations that include the gist of the present invention are possible.
（発明の効果）
以上、詳細に説明したとおり、本発明によれば、上記の
構成によル、低出力インピーダンスを有し、従来の回路
に比べ、より広範囲の出力電圧振幅が得られ高いドライ
ブ・シンク能力を有するところのＣＭＩＳトランジスタ
により形成されたバッファ増幅器が得られる。(Effects of the Invention) As explained above in detail, according to the present invention, the above structure has low output impedance, and compared to the conventional circuit, a wider range of output voltage amplitude can be obtained and high drive. - A buffer amplifier formed by CMIS transistors with sink capability is obtained.
第１図、第２図は従来例のバッファ増幅器を示す回路図
、第３図（Ａ） 、 （Ｂｌは本発明のバッファ増幅回
路の基本回路図、第４図は本発明の一実施例を示す回路
図である。
１１・・・・・・入力端子、１２・・・・・・出力端子
、 １３．１４・・・・・・電源端子、１５・・・・
・・差動増幅器、’Ｓ１＋ Ｉ４１・・・・・・定電流
源、Ｃ４，・・・・・・コンデンサ、Ｍ□〜Ｍ８．。
Ｍ、、 、 Ｍ、、 、 Ｍ、、 、 Ｍ、、 、 Ｍ
５２． Ｍ、、・・・・・・エンハンスメントＮチャネ
ルＭＩＳトランジスタ、Ｍ３１ｓ。
Ｍｓ＊ａ 、Ｍ、１．Ｍ、ｓ、Ｍ４．、Ｍ、、、Ｍ、、
−・・−ディブリジョンＮチャネルＭＩＳトランジスタ
、Ｍ４６ 、 Ｍ４？・・・・・・エンハンスメントＰ
チャネルＭＩＳトランジスタ、 Ｖｉｎ・・・・・・入
力電圧、 ＶＯＵＴ・・・・・・出力電圧、ＶＤＤ 、
Ｖｓｓ ・・・・・・電源。1 and 2 are circuit diagrams showing a conventional buffer amplifier; FIGS. 3A and 3B are basic circuit diagrams of the buffer amplifier circuit of the present invention; and FIG. 11... Input terminal, 12... Output terminal, 13.14... Power supply terminal, 15...
...Differential amplifier, 'S1+ I41... Constant current source, C4, ... Capacitor, M□~M8. . M, , , M, , , M, , , M, , , M
52. M,...Enhancement N-channel MIS transistor, M31s. Ms*a, M, 1. M, s, M4. ,M,,,M,,
---Diffusion N-channel MIS transistor, M46, M4?・・・・・・Enhancement P
Channel MIS transistor, Vin...Input voltage, VOUT...Output voltage, VDD,
Vss...Power supply.
Claims (1)
いて、一端が第１の電源端子にゲートが前記バッファ増
幅器の入力端子にそれぞれ接続された一導電型の第１及
び第２のＭＩＳトランジスタと、該第１のＭＩＳトラン
ジスタの他端と第２の電源端子間に接続された定電流源
と、前記第１のＭＩＳトランジスタの他端に反転入力端
子が前記第２のＭＩＳトランジスタの他端に正転入力端
子がそれぞれ接続された差動増幅器と、ゲートが前記差
動増幅器の出力に一端が前記第２のＭＩＳトランジスタ
の他端及び前記バッファ増幅回路の出力端子に他端が前
記第２の電源端子にそれぞれ接続された一導電型の第３
のＭＩＳトランジスタとを含むことを特徴とするバッフ
ァ増幅器。A buffer amplifier formed of CMIS transistors includes first and second MIS transistors of one conductivity type, each of which has one end connected to a first power supply terminal and a gate connected to an input terminal of the buffer amplifier, and the first MIS transistor. a constant current source connected between the other end of the transistor and a second power supply terminal; an inverting input terminal at the other end of the first MIS transistor; and a normal input terminal at the other end of the second MIS transistor. a differential amplifier connected, one end of which is connected to the output of the differential amplifier, one end of which is connected to the other end of the second MIS transistor and the output terminal of the buffer amplifier circuit, and the other end of which is connected to the second power supply terminal. The third conductivity type
A buffer amplifier comprising: a MIS transistor.
Priority Applications (1)
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| JP13146684A JPS6110305A (en) | 1984-06-26 | 1984-06-26 | Buffer amplifier |
Applications Claiming Priority (1)
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| JP13146684A JPS6110305A (en) | 1984-06-26 | 1984-06-26 | Buffer amplifier |
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ID=15058616
Family Applications (1)
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Cited By (4)
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1984
- 1984-06-26 JP JP13146684A patent/JPS6110305A/en active Granted
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