JPS61100673A - Test control circuit of logical circuit - Google Patents
Test control circuit of logical circuitInfo
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- JPS61100673A JPS61100673A JP59222505A JP22250584A JPS61100673A JP S61100673 A JPS61100673 A JP S61100673A JP 59222505 A JP59222505 A JP 59222505A JP 22250584 A JP22250584 A JP 22250584A JP S61100673 A JPS61100673 A JP S61100673A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
この発明に、デコ−ド回路の未使用ピンヲ訛用して入力
ピンを多重化することにより、制御回路の試、―を容易
にする試験制御回路に関するものである。[Detailed Description of the Invention] Industrial Application Field The present invention provides a test control circuit that facilitates testing of control circuits by multiplexing input pins by using unused pins of a decoding circuit. It is related to.
まず、第２図に示す従来の試験制御回路について説明す
る。上配兜２図において、（１）に試験対象となる制御
回路Ａ％（２）は入力ピン、（８１にテコ−ドロ路、（
４）は制御回路Ｂ％（５）に試販モードと通常動作モー
ドを切り換える友めの制御ピン、（６）は試験用の入力
ピン、（７）は通常動作時のドライブ回路Ａ１（８）ニ
試験モード時のドライブ回路Ｂ″ｔ”６ゐ。First, the conventional test control circuit shown in FIG. 2 will be explained. In the upper diagram 2, (1) is the control circuit A% (2) is the input pin, (81 is the leverage path, (81 is the lever path, (
4) is a companion control pin for control circuit B% (5) to switch between trial sales mode and normal operation mode, (6) is an input pin for testing, and (7) is drive circuit A1 (8) during normal operation. Drive circuit B″t″6 in test mode.
第２図の工うな構成を持つ従来の試験料（ｌＱ１回路に
２いて、仲Ｔｈ ＱＪ御Ｉｇｊ路（１）全試験の対象回
路と丁ゐ。通常動作時にに、データは入力ピン（２）か
らテコ−ドロ路（３）を経て、制御回路（４）ｖｃ入る
。ここで、この制御回路（４）は、被雑な論理回路の集
合として構成されている。そしてこの制御回路（４）η
λらドライブ回路（γン全経て制御回路（１） ＶＣ入
ゐ友め、この制御回路（１）全試験丁ゐ場曾にその入力
全直接、入力ピン（２）から設定することに非Ｎｖｃ困
難でめゐ〇そのため（６）のような試験専用の入力ピン
を設け、ｔｌ ’ｆｉｌｌピン（６）によって通常モー
ド刀）ら試験モードに切り換え、試験用の入力ピン（６
）刀瓢らドライブ（ロ）路（８１を通って直接、制御（
ロ）路（１）の入力を設定できるような方法を採用して
いる。A conventional test device with the same configuration as shown in Fig. 2 (1 is connected to the Q1 circuit, and the middle Th QJ circuit (1) is connected to the target circuit for all tests. During normal operation, data is input to the input pin (2). The control circuit (4) vc enters the control circuit (4) via the leverage path (3).Here, this control circuit (4) is configured as a collection of complicated logic circuits. η
λ drive circuit (γ-n all through control circuit (1)) VC input friend, this control circuit (1) all test the input pin (2) directly, set from input pin (2) to non-Nvc It's difficult. Therefore, we set up a test-only input pin like (6), and use the tl 'fill pin (6) to switch from the normal mode to the test mode.
) directly through the drive (ro) road (81), control (
b) A method is adopted that allows the input of route (1) to be set.
第２図でに、制御ピン（６）力ｐＨｌの時には試験モー
ド、％Ｌｌの時には通常ｗＪｆ″Ｉ：モードとなる回路
を示してい心。Fig. 2 shows a circuit in which the control pin (6) is in the test mode when the force is pHl, and is in the normal wJf''I: mode when it is %Ll.
従来の試験制御回路は以上のように構成されているので
、試験専用の外部入力ピン（６）を設けなけれはならず
、大規模集積回路等に２いて、ピン数かざりざりの場合
などの時ｖｃ ｒｃ％そのパッケージサイズを大きくし
なければならず、経済性等の点で問題がおった。Since the conventional test control circuit is configured as described above, it is necessary to provide an external input pin (6) exclusively for testing. vcrc% The package size had to be increased, which caused problems in terms of economy and the like.
この発明に上ｉ！ｃ８ｖ工うな従来のものの問題点全解
決する次めｖｃなされ７′ｃ％ので、特別の外部ピンを
設けることなく奥深いｉ制制御絡路試験用の人力′ｌｔ
答易に設定Ｔ：き、かつ経済性に搬れゐ試験制御回路を
提供するＯと全目的とするもので６る。I love this invention! The C8V machine solves all the problems of the conventional one, and since the next VC is 7'C%, it is possible to perform deep manual control circuit tests without the need for special external pins.
The overall purpose is to provide a test control circuit that is easy to set up and economical.
この発明に刀）〃λる論理回路の試験制御回路に、試験
入力ピン金兼ねる多重化しｔ入力ピンと、未使用出力七
有するデコード回路と、前記入力ピンからのデータを一
時ランチするレジスタと、試験モード時にレジスタにラ
ンチされ九データを被試験制御回路に送るフリップフロ
ップとを設け７Ｃ％のでめゐ。According to the present invention, a test control circuit of a logic circuit includes a multiplexed input pin which also serves as a test input pin, a decode circuit having seven unused outputs, a register for temporarily launching data from the input pin, and a test control circuit for a logic circuit. A flip-flop that is launched into the register in mode and sends nine data to the control circuit under test is installed, and the design is 7C%.
デコード回路の未使用出力にエフ試験モード時にフリッ
プフロップをセットし、それ全レジスタのクロックとし
て前屋Ｃデコード回路への人力信号をラッテし、試験モ
ード時にこのラッチされた人力信号を被試験制御（ロ）
路に送る。A flip-flop is set in the unused output of the decoding circuit during the F test mode, and a human input signal to the Maeya C decoding circuit is set as a clock for all registers, and this latched human input signal is used to control the under test during the test mode. B)
send on the road
第１図１ｃ ＄−いて、（１）に試験対象とする制御回
路Ａｓ（２１１’ｒ、入力ピンで従来のものの試験人力
ピン（６）も兼ねている。（８）にデコード回路で、出
力％６１゜ｓ７ｇは通常ＭＩＪ作の（９）路には便用し
ていないピンとする。（４）は制御（９）路Ｂ１（５）
は試験モードと通富動咋モード”ｔｇＪｖ換える制御ピ
ン、（７）にドライブ回路−Ａ″１′遡常ｍ作用、（８
）にドライブ回路Ｂで試験モード用のドライプロ路であ
る。（９）にゲート１、（転）にゲート２、α力にゲー
ト３、（習は試験モード時にレジスタをセットするため
の７リツプフロツプ、（ＰＩ）に試験時のデータ全一時
ラッテするためのレジについて説明すゐ。Fig. 1c $-, (1) is the control circuit to be tested (211'r, the input pin also serves as the test manual pin (6) of the conventional one), (8) is the decoding circuit, and the output %61゜s7g is a pin that is not normally used for MIJ's (9) path. (4) is the control (9) path B1 (5)
is the control pin that changes the test mode and the driving mode "tgJv", (7) is the drive circuit-A"1' normal function, (8
) is a dry pro-route for test mode in drive circuit B. (9) is gate 1, (transfer) is gate 2, α is gate 3, (X is 7 lip-flops for setting registers in test mode, (PI) is register for temporarily latting all data during testing. I'll explain about it.
通常動作時Ｋに、データは入力ピン（２）からテコ−ド
ロ路（８）、制−回路（４）、ドライブＩ！２回路（７
）全社て、劃−（ロ）路（１）に入り、該制御−路（１
）から出力δれゐ。During normal operation, data is transferred from the input pin (2) to the lever path (8), to the control circuit (4), to the drive I! 2 circuits (7
) The whole company enters the control road (1), and the control road (1)
) output δrei.
ココテ、デコード回ｗ！＜８）の出カピン１６１１％７
１ｆ１通常動作には未使用のピンとする。そこで、次に
試験モード時には、上Ｂαテ；−ド（ｇＪ路（８）の出
刃％６１ピンが１Ｈ１になるように入力ピン（２） ｔ
１″設定（’１１０＃に設定）丁ゐと、ゲート（９）に
クロック（以下、Ｌ’ＬＫと略記する）が％ＨＩＴ／Ｃ
’；ｉツタ時に、ｃＩＪＫと上Ｈｒ：％６Ｉピンと試験
モード入力のすべてが％Ｈ１となり、フリ７プフロンプ
叫がセットされる。それに従ってゲート（６）の出力は
ｓＨｔとなり、レジスタａ８）にクロックが入りレジス
タ制が！＠昨状態となる。その状態において入力ピン（
２） Ｋ任意のデータ全設定すると、そのデータがレジ
スタ（１８１にラッチされるこ回路（γ）が動作するた
め、試験モードの時［はレジスタα田にラッチされたデ
ータが、ドライブ回路（８）を通って制御回路（１）入
力に入ることｉｃなる。ざらに試験モードの時、入力ピ
ン（２）七％１１１１と設定してデコード回路（８）の
出力１７１ピア″ｔ％ＨＩＶＣ−シ、ＣＬＫを入れるこ
とにエフゲート叫の人力を丁ぺて％ｆｌｌＫ設定すれば
、上５αグー） ＣＬＯ）の加力は１Ｌｌとなりフリ７
プフロンプ（胸がリセット″″ｃさる。こり工うにデコ
ード回路（８）の空きピン１６Ｉ２％７１ＶＣ工って、
フリップフロップ（躊七目山にセント、リセットでき、
制御（ロ）路（１）全試験する時のデータ設定が自由に
で＠心。Cocote, decoding episode lol! <8) output pin 1611%7
1f1 This is an unused pin for normal operation. Therefore, next time in the test mode, input pin (2) t is set so that the output pin %61 of gJ road (8) becomes 1H1.
1" setting (set to '110#) and the clock (hereinafter abbreviated as L'LK) on the gate (9) is set to %HIT/C.
';When i is turned on, all of the cIJK, upper Hr:%6I pins, and test mode input become %H1, and the F7 prompt is set. Accordingly, the output of gate (6) becomes sHt, and the clock enters register a8), creating a register system! @Yesterday state. In that state, the input pin (
2) When all K arbitrary data are set, the data is latched into the register (181) and the circuit (γ) is activated. ) to enter the control circuit (1) input.Roughly in the test mode, input pin (2) is set to 7% 1111 and the decoder circuit (8) output 171 peer ''t% HIVC-Shield. , If you set the human power of Efgate shouting to %fllK to insert CLK, the applied force of upper 5α (CLO) will be 1Ll and Furi7
Pflomp (chest resets ``''c''. Empty pin 16I2%71VC of the decoding circuit (8))
Flip-flop (can be reset,
Control (b) path (1) Data settings can be freely set when performing all tests.
以上のようにこの試験制御（９）路に工れば、試、峡モ
ードの時にデコード回路（３）のめ力の突きピンを利用
Ｔ にとにエフ、テスト専用の外部ピン全般けることな
く制御（ロ）路（１）の試恢全谷易に行うことがＴ：き
る。If you install this test control path (9) as described above, you can use the push pin of the decode circuit (3) when in the test mode. Testing of control path (1) can be done easily.
な２．上記実施例ではクリンプフロップ叫のセット、リ
セットを、デコード（ロ）路（８）の２つの空きピンを
利用して行ったが、空きピンが１つしかない場合などに
、そのピンでセントだけを行い、リセットにシステム中
のマスターリセットを用いても工い０又、上記実施例で
にデコード回路（８）の出力が１７ｚピンで自由にリセ
ットできる代わりに、その１７１ピンをセットする大カ
バターンｔ−制御ロ路（１）に与えることはできないが
、デコード（ロ）路（８）の窒きピンオリ用を１ピンだ
けにして、上Ｋｄと同様にマスターリセットｔ−用いる
ことにすれば、全ビットの入カバターンを与えることが
できる。2. In the above embodiment, the crimp flop signal is set and reset using the two free pins of the decode (ro) path (8), but if there is only one free pin, that pin can only be used to send cents. Also, in the above embodiment, the output of the decoding circuit (8) can be reset freely using the 17z pin, but instead of using the 171st pin for reset, there is a large cover turn. Although it cannot be given to the t-control low path (1), if you use only one pin for the decode (b) path (8) and use the master reset t- as in the above Kd, It is possible to give input cover turns for all bits.
／さらに上記実施例″′Ｃに、データ入力ピン上３ピッ
トに限って示したが、特にこれＴＩｃ限足１れゐことな
く、これに一般にｎビット構成にすることｔ５Ｔ能であ
る。/Furthermore, in the above embodiment "'C, only three pits on the data input pin are shown, but it is generally possible to configure this with an n-bit configuration without exceeding the TIc limit.
又、ここでは多重化し九人力ピン’Ｆｒｓ！ＩＩＪ御（
ロ）路の試験のための入力データとして利用する方法を
示したが、本来の回路の中で全く別の信号とじても使う
ことができる。Also, here we have multiplexed Nine Power Pin'Frs! IIJ (
b) Although we have shown how to use it as input data for circuit testing, it can also be used as a completely different signal in the original circuit.
以上の工うに、この発明１７ｃ工ればデコード（ロ）路
の空きピンを利用してフリップフロップをセット。According to the above method, if the invention 17c is constructed, a flip-flop can be set using the empty pin of the decode (b) path.
リセットすることによってレジスタを制御し、入力ピン
で為ら直接、被試験−路としての制御囲路にデータを与
える工うに１ｆｐＩｆｙ、されている几め、かρ為る制
御（９）路の試験が容易にでき、又試験入力専用の外部
ピンを設ける必喪がなくｂ 巣＜ピンを増やす心機がな
いため、大規模集積ＩｇＪｗＩのパッグージサイズを大
きくする必要がなく袖崎性に優れる等の効果がめる。Testing the control (9) circuit by controlling the register by resetting it and giving data directly to the control circuit as the circuit under test at the input pin. It is easy to do this, and there is no need to provide an external pin exclusively for test input. Since there is no mechanism to increase the number of pins, there is no need to increase the package size of large-scale integrated IgJwI, and there are advantages such as excellent Sodezaki property. I'm worried.
第１図はこの発明ＶＣよる試験制御（ロ）路の一実施例
を示すｌｉ？Ｊ路図、第２図に従来の試験制御回路を示
すＩｇ１ｗＩ図でるる。
図に２いて、（１）に制御回路ム、（２）に入力ピン、
（８）にデコード１路、（４）に制御回路Ｂ ｓ （’
）に試験モードピン％（６）１１２試験人力ピン、（γ
）にドライプロ路ム、（８）にドライブ回路Ｂ％（９）
にゲート１％（ト）にゲート２、（ロ）にゲート３、四
にフリップフロップ、０３）はレジスタである。
ナ２、図中、同−符４ｇは同一、又に相当部分七示す。FIG. 1 shows an embodiment of the test control path using the VC of the present invention. The Ig1wI diagram showing the conventional test control circuit is shown in Figure 2. In the figure, (1) is the control circuit, (2) is the input pin,
(8) is a decoding circuit, (4) is a control circuit B s ('
) to test mode pin% (6) 112 test manual pin, (γ
) to the dry circuit, (8) to the drive circuit B% (9)
Gate 1% (g) is gate 2, (b) is gate 3, 4 is a flip-flop, and 03) is a register. In the figures, the same reference characters 4g indicate the same or corresponding parts.
Claims (1)
験制御回路において、試験入力ピンを兼ねた複数の入力
ピンと、この入力ピンを介してデータが入力される少く
とも１つの未使用出力を有するデコーダ回路と、試験モ
ードと通常モードとを切り換えるための制御ピンと、試
験モード時に前記入力ピンを介して入力されたデータを
ラッチするレジスタと、このレジスタを制御し試験モー
ド時にラッチされたデータを被試験制御回路に送るため
のフリツプフロツプとを備えたことを特徴とする論理回
路の試験制御回路。A test control circuit for a control circuit whose inputs are set via a logic circuit, which has a plurality of input pins that also serve as test input pins and at least one unused output into which data is input via the input pins. A decoder circuit, a control pin for switching between test mode and normal mode, a register that latches data input through the input pin in test mode, and a register that controls this register and receives latched data in test mode. A test control circuit for a logic circuit, comprising a flip-flop for sending data to a test control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222505A JPS61100673A (en) | 1984-10-23 | 1984-10-23 | Test control circuit of logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222505A JPS61100673A (en) | 1984-10-23 | 1984-10-23 | Test control circuit of logical circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100673A true JPS61100673A (en) | 1986-05-19 |
Family
ID=16783477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222505A Pending JPS61100673A (en) | 1984-10-23 | 1984-10-23 | Test control circuit of logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100673A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144627A (en) * | 1989-01-06 | 1992-09-01 | Sharp Kabushiki Kaisha | Test mode switching system for lsi |
-
1984
- 1984-10-23 JP JP59222505A patent/JPS61100673A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144627A (en) * | 1989-01-06 | 1992-09-01 | Sharp Kabushiki Kaisha | Test mode switching system for lsi |
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