JPS6098724A - Input circuit device - Google Patents
Input circuit deviceInfo
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- JPS6098724A JPS6098724A JP58207746A JP20774683A JPS6098724A JP S6098724 A JPS6098724 A JP S6098724A JP 58207746 A JP58207746 A JP 58207746A JP 20774683 A JP20774683 A JP 20774683A JP S6098724 A JPS6098724 A JP S6098724A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、Ｃ−ＭＯＳプロセスを用いた半導体集積回
路素子において、外部入力端子の入力電圧を変化させる
ことによって、３通シの内部状態を選択することができ
る入力回路装置に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention provides a method for selecting three internal states by changing the input voltage of an external input terminal in a semiconductor integrated circuit device using a C-MOS process. The present invention relates to an input circuit device that can perform
従来、この種の入力回路装置として第１図に示すような
ものがあった０すなわち、しきい値電圧の異なる２つの
インバータ１及び２のそれぞれの入力端子を外部入力端
子３に接続したものである０この入力回路装置の動作を
第２図を用いて説明する。インバータ１及び２のしきい
値電圧をそれぞれＶｔｍｔ 、 ＶＴＲ１（Ｖｙｇ ｌ
＜ ＶＴＩＩ２ ） トＬ＼電源電圧をＶｃａＨ接地電
圧をｖ８８とすると、外部入力端子３に印加される入力
電圧ＶＩＮが接地電圧ＶＩＨ＋とインバータ１のしきい
値電圧ＶＴ旧との間にあるときは、インバータ１及び２
の出力端子４及び５は共にハイレベル電位（以下１Ｈ″
電位と記す）になっておシ、この状態を内部状態■とす
る。入力電圧ＶｘＮがしきい値電圧ＶＴｍｌとＶＴｉｔ
＊との間にあるときは端子４はローレベル電位（以下′
ＬＩＩ電位と記す）、端子５は１Ｈ〃 電位となってお
シ、この状態を内部状態■とする。Conventionally, there has been an input circuit device of this type as shown in FIG. The operation of this input circuit device will be explained with reference to FIG. Let the threshold voltages of inverters 1 and 2 be Vtmt and VTR1 (Vyg l
<VTII2) If the power supply voltage is VcaH and the ground voltage is v88, when the input voltage VIN applied to the external input terminal 3 is between the ground voltage VIH+ and the threshold voltage VT of the inverter 1, Inverter 1 and 2
Both output terminals 4 and 5 are at high level potential (hereinafter referred to as 1H''
This state is called the internal state ■. The input voltage VxN is the threshold voltage VTml and VTit
*, terminal 4 is at low level potential (hereinafter ''
(denoted as LII potential), the terminal 5 has a potential of 1H, and this state is referred to as internal state (2).
さらに入力電圧ＶＩＮがしきい値電圧ＶＴｎｚ以上とな
ったときは、端子４及び５は共に気Ｌ〃電位となシ、第
３の状態として内部状態■をつくることができる。Further, when the input voltage VIN becomes equal to or higher than the threshold voltage VTnz, both terminals 4 and 5 are at a potential of 1, and an internal state (2) can be created as a third state.
しかしながら、一般にインバータのしきい値電圧はその
電源電圧と接地電圧との間にしか存在し得ないので、従
来の入力回路装置では、各内部状態をつくる入力電圧の
範囲は非常に狭いものとなっている。However, in general, the threshold voltage of an inverter can only exist between its power supply voltage and ground voltage, so in conventional input circuit devices, the range of input voltages that create each internal state is extremely narrow. ing.
本発明は、上記の欠点に鑑みてなされたものであシ、そ
の目的とするところは、入力電圧によって３種の内部状
態を選択することができる入力回路装置において、各内
部状態をつくる入力電圧の範囲を広くすることにある。The present invention has been made in view of the above-mentioned drawbacks, and an object of the present invention is to provide an input circuit device in which three types of internal states can be selected depending on the input voltage. The aim is to widen the range of
この目的を達成するために、本発明は、２つのインバー
タのうちの一方には外部入力端子に印加された電圧を直
接印加し、他方に杜、外部入力端子をスイッチ手段及び
抵抗手段を介して接地することによって得られる電圧値
を印加するものである。To achieve this objective, the present invention applies the voltage applied to the external input terminal directly to one of the two inverters, and connects the external input terminal to the other through switch means and resistor means. A voltage value obtained by grounding is applied.
〔実施例〕
以下実施例とともに本発明の詳細な説明する〇第３図は
本発明の一実施例を示す回路図である。[Embodiment] The present invention will be explained in detail below along with an embodiment. Fig. 3 is a circuit diagram showing an embodiment of the present invention.
同図において、第１図と同一あるいは相当する要素には
同一の符号を付しである。６ＬＰチヤネル工ンハンスメ
ント形ＭＯ８・ＦＥＴであシ、ソースが外部入力端子３
に接続されており、ドレインがインバータ２の入力端子
に接続されている。またゲートにＬ一端子１から電源電
圧ｖｃｃが印加されている。８はｎチャネルＭＯ８−Ｆ
ＥＴであシ、ソースが接地されてドレインがインバータ
２０入力端子とＰチャネルＭＯ８−ＦＥＴ６のドレイン
との接続点に接続されている。In this figure, elements that are the same as or correspond to those in FIG. 1 are given the same reference numerals. 6LP channel enhancement type MO8 FET, source is external input terminal 3
The drain is connected to the input terminal of the inverter 2. Further, a power supply voltage vcc is applied to the gate from the L-terminal 1. 8 is n channel MO8-F
The source of the ET is grounded, and the drain is connected to the connection point between the input terminal of the inverter 20 and the drain of the P-channel MO8-FET6.
次にこの装置の動作を第４図の内部状態説明図を用いて
説明する。外部入力端子３に印加される電圧ＶＩＮが接
地電圧ＶＳＳとインバータ１のしきい値電圧ＶＴ、１と
の間にあるときには端子４は′Ｈ〃電位となっている。Next, the operation of this device will be explained using the internal state explanatory diagram of FIG. 4. When the voltage VIN applied to the external input terminal 3 is between the ground voltage VSS and the threshold voltage VT,1 of the inverter 1, the terminal 4 is at the 'H' potential.
一方、ＰチャネルＭＯ８・ＦＥＴ ６のゲートに鉱電源
電圧ＶＣＣが印加されていることから、しきい値電圧Ｖ
Ｔ ｍ １よシも低い入力電圧Ｖ、ｙがそのソース電
極に印加されてもＰチャネルＭＯ８−ＦＥＴ６はオフ状
態である。また、Ｎチャネル間Ｏ８−ＦＥＴ８ａオン状
態となっているため、インバータ２０入力端子はｌＬ＃
電位となりその出力端子５は−Ｈｌ電位となる。すな
わちＹｅｓ≦ＶＩＮ ＜ ＶＴ、Ｈを満足する外部入力
があると、端子４及び５の電位はいずれも％Ｈ＃ ［位
となる（内部状態１）。On the other hand, since the power supply voltage VCC is applied to the gate of the P-channel MO8 FET 6, the threshold voltage V
P-channel MO8-FET6 remains off even if an input voltage V,y lower than T m 1 is applied to its source electrode. Also, since the N-channel O8-FET8a is on, the inverter 20 input terminal is lL#
The output terminal 5 becomes -Hl potential. That is, if there is an external input that satisfies Yes≦VIN<VT, H, the potentials of terminals 4 and 5 both become %H# (internal state 1).
外部入力電圧ＶＩＮがさらに増大するとインバータ１の
しきい値電圧Ｖｒｉ＋を憶えることになり出力端子４の
電位は％Ｉ、、＃１１位となる。しかしインバータ２の
出力端子５の電位はＰチャネルＭＯ８−ＦＥＴ がオフ
状態を維持するかぎ９ ％ Ｈｌ ｇｇ位となっている
（内部状態ＩＩ）。When the external input voltage VIN further increases, the threshold voltage Vri+ of the inverter 1 is stored, and the potential of the output terminal 4 becomes %I, . . . #11. However, the potential at the output terminal 5 of the inverter 2 remains at about 9% Hlgg as long as the P-channel MO8-FET remains off (internal state II).
ＰチャネルＭＯ８−ＦＥＴ６のしきい値電圧をＶＴ１１
６とすると、そのゲート電極に電源電圧ｖｃｅが印加さ
れていることから、外部入力端子３に印加される入力電
圧ＶＩＮがＶａ ＝ Ｖ ｅｅ＋ｖ、ｒｌ、ｌｓニジも
大となったときにとのＰチャネルＭＯ８・ＦＥＴ６ｔｉ
オン状態となる。このとき、インバータ２０入力端子電
圧がインバータ２のしきい値電圧ＶＴ、、↓シも高くな
るようにＰチャネルＭＯ８・ＦＥＴ ６ とＮチャネル
間Ｏ８−ＦＥＴ８との相互コンダクタンスの比が定めら
れているため、端子５は％ＬＩ電位となる。したがって
、入力電圧ＶＩ ＮがＶａ よルも大となったとき、端
子４，５は共に１Ｌｌｔ位となる（内部状態ｍ）。The threshold voltage of P-channel MO8-FET6 is set to VT11.
6, since the power supply voltage vce is applied to the gate electrode, when the input voltage VIN applied to the external input terminal 3 becomes large, the P Channel MO8・FET6ti
Turns on. At this time, the ratio of mutual conductance between the P-channel MO8 FET 6 and the N-channel O8-FET 8 is determined so that the input terminal voltage of the inverter 20 becomes higher than the threshold voltage VT of the inverter 2. Therefore, the terminal 5 becomes the %LI potential. Therefore, when the input voltage VIN becomes larger than Va, both terminals 4 and 5 become about 1Llt (internal state m).
第５図は他の実施例を示す回路図であシ、前述の実施例
と同−又拡相当部分には同一の符号を付している０９鉱
前記実施例におけるＮチャネル間Ｏ８−ＦＥＴ８に代え
て挿入された抵抗である。このような構成にしても前記
実施例と同様の動作をするものである。FIG. 5 is a circuit diagram showing another embodiment, in which the same or enlarged parts as in the previous embodiment are denoted by the same reference numerals. This is a resistor inserted instead. Even with such a configuration, the operation is similar to that of the embodiment described above.
以上のように本発明に工れば、２つのインバータのうち
の一方には外部入力端子に印加された電圧を直接印加し
、他方のインバータには外部入力端子をスイッチ手段及
び抵抗手段を介して接地することにニジ得られる電圧値
を印加するとい９簡単な構成で、電源電圧ｖｃｅよルも
高い電圧値において内部状態を選択することができ、そ
のために、内部状態をつくる入力電圧の範囲を広くする
ことができるものである。As described above, according to the present invention, the voltage applied to the external input terminal is directly applied to one of the two inverters, and the external input terminal is applied to the other inverter through the switch means and the resistance means. With a simple configuration of applying the obtained voltage value to the ground, it is possible to select the internal state at a voltage value higher than the power supply voltage VCE. It can be expanded.
第１図は従来の入力回路装置を示す回路図、第２図はそ
の内部状態説明図、第３図は本発明の一実施例を示す回
路図、第４図はその内部状態説明図、第５図は他の実施
例を示す回路図である。
１．２・・φ−インバータ、３・・嗜・外部入力端子、
６−・・・ＰチャネルＭＯ８−ＰＥＴ、８魯・・・Ｎチ
ャネルＭＯ８−ＰＥＴ、９−・−・抵抗。
代理人 大 岩 増 雄
手続補正書（自発）
５９６７
昭和 年 月 日
持許庁長宮殿
３、補正をする者
事件との関係 特許出願人
代表者片山仁へ部
４、代理人
住 所 東京都千代田区丸の内二丁目２番３号５、補正
の対象
（１） 明細書第２頁第１０行（Ｄ ｒ Ｖｔ Ｎ Ｊ
を「ｖＸＮ」と補正する。
（２）同書第４頁第１４行および第１９行の「ＶＩＮ」
をｒＶｒＪと補正する。
（３）同書第５頁第４行、第７行および第１６行のｒＶ
ｔ＊」を「ｖＩＮ」と補正する。
以上Fig. 1 is a circuit diagram showing a conventional input circuit device, Fig. 2 is an explanatory diagram of its internal state, Fig. 3 is a circuit diagram showing an embodiment of the present invention, and Fig. 4 is an explanatory diagram of its internal state. FIG. 5 is a circuit diagram showing another embodiment. 1. 2... φ-inverter, 3... External input terminal,
6-...P-channel MO8-PET, 8-...N-channel MO8-PET, 9-...Resistance. Agent Masuo Oiwa Procedural amendment (voluntary) 5967 Showa year/month Hijiri License Agency Chief Palace 3 Relationship with the case of the person making the amendment Patent applicant representative Hitoshi Katayama Department 4 Agent address Chiyoda, Tokyo 2-2-3-5 Marunouchi Ward, Subject of amendment (1) Page 2, line 10 of the specification (D r Vt N J
is corrected to "vXN". (2) "VIN" on page 4, lines 14 and 19 of the same book
is corrected to rVrJ. (3) rV on page 5, lines 4, 7, and 16 of the same book
t*” is corrected to “vIN”. that's all
Claims (1)
タと、入力端子が抵抗手段を介して低電位電源に接続さ
れている第２のインバータと、一端が前記外部入力端子
に接続され、他端が前記第２のインバータの入力端子に
接続されたスイッチ手段とを具備し、前記スイッチ手段
は一端に印加される電圧が高電圧電源ニジも高い所定の
電圧値を越えた場合に導通するものであることを特徴と
する入力回路装置。a first inverter having an input terminal connected to an external input terminal; a second inverter having an input terminal connected to a low potential power supply via a resistive means; one end connected to the external input terminal; switch means whose end is connected to the input terminal of the second inverter, and the switch means conducts when the voltage applied to the one end exceeds a predetermined voltage value higher than the high voltage power supply. An input circuit device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207746A JPS6098724A (en) | 1983-11-04 | 1983-11-04 | Input circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207746A JPS6098724A (en) | 1983-11-04 | 1983-11-04 | Input circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6098724A true JPS6098724A (en) | 1985-06-01 |
Family
ID=16544848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207746A Pending JPS6098724A (en) | 1983-11-04 | 1983-11-04 | Input circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098724A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526799A (en) * | 1978-06-23 | 1980-02-26 | Rca Corp | Circuit having twoopurpose terminal |
-
1983
- 1983-11-04 JP JP58207746A patent/JPS6098724A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526799A (en) * | 1978-06-23 | 1980-02-26 | Rca Corp | Circuit having twoopurpose terminal |
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