JPS6097455A - 共有メモリ占有制御回路 - Google Patents
共有メモリ占有制御回路Info
- Publication number
- JPS6097455A JPS6097455A JP20421583A JP20421583A JPS6097455A JP S6097455 A JPS6097455 A JP S6097455A JP 20421583 A JP20421583 A JP 20421583A JP 20421583 A JP20421583 A JP 20421583A JP S6097455 A JPS6097455 A JP S6097455A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- gate
- request
- access
- access request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムなどに用いられ、複
数のプロセッサからのアクセス要求のうち１つを選択し
て共有メモリに対するアクセスを許可する共有メモリ占
有制御回路に関するものである。
数のプロセッサからのアクセス要求のうち１つを選択し
て共有メモリに対するアクセスを許可する共有メモリ占
有制御回路に関するものである。
最近、マイクロコンピュータとその周辺回路の応用技術
が向上し、システムバスにマイクロコンピュータなどの
プロセッサを複数個並列に接続し、このシステムバスに
接続されている大容量の共有メモリの資源を相互に送受
し、１つの大きな処理を複数のプロセッサで分散して処
理することによシ、高度で複雑な処理を実現するように
したマルチプロセツテシステムが広く用いられている。
が向上し、システムバスにマイクロコンピュータなどの
プロセッサを複数個並列に接続し、このシステムバスに
接続されている大容量の共有メモリの資源を相互に送受
し、１つの大きな処理を複数のプロセッサで分散して処
理することによシ、高度で複雑な処理を実現するように
したマルチプロセツテシステムが広く用いられている。
ところでこのようなシステムにおいて、各プロセッサは
共有メモリに対するアクセス要求を発することによシ共
有メモリを占有してアクセスすることができるが、共有
メモリに対するアクセス要求の競合を防止するため、従
来から共有メモリ占有制御回路が設けられている。
共有メモリに対するアクセス要求を発することによシ共
有メモリを占有してアクセスすることができるが、共有
メモリに対するアクセス要求の競合を防止するため、従
来から共有メモリ占有制御回路が設けられている。
この共有メモリ占有制御回路は、複数のプロセッサから
のアクセス要求のうち１つを選択して共有メモリに対す
るアクセスを許可するものであるが、従来においては（
１）複数のプロセッサからのアクセス要求に対して予め
優先度をつけておき、優先度の高い順から選択する回路
構成のものと、（２）各プロセッサからのアクセス要求
の有無をｉ次走査などによって検出し、最初に検出した
アクセス要求のプロセッサに対して共有メモリへのアク
セスを許可する回路構成のものが用いられている一第１
図は前者の回路構成の代表例を示す回路図であって、４
つのアクセス要求人１〜Ａ４に対して予め定めた優先度
ＡＩ＞Ａ２＞Ａ３＞Ａ４の順に１つを選択して共有メモ
リに対するアクセス要求Ｅｌ−Ｅ４として出力するよう
にインバータ１〜３およびアンドゲート４〜６の相互接
続がなされている。
のアクセス要求のうち１つを選択して共有メモリに対す
るアクセスを許可するものであるが、従来においては（
１）複数のプロセッサからのアクセス要求に対して予め
優先度をつけておき、優先度の高い順から選択する回路
構成のものと、（２）各プロセッサからのアクセス要求
の有無をｉ次走査などによって検出し、最初に検出した
アクセス要求のプロセッサに対して共有メモリへのアク
セスを許可する回路構成のものが用いられている一第１
図は前者の回路構成の代表例を示す回路図であって、４
つのアクセス要求人１〜Ａ４に対して予め定めた優先度
ＡＩ＞Ａ２＞Ａ３＞Ａ４の順に１つを選択して共有メモ
リに対するアクセス要求Ｅｌ−Ｅ４として出力するよう
にインバータ１〜３およびアンドゲート４〜６の相互接
続がなされている。
ところが、このような回路構成の共有メモリ占有制御回
路では、優先度が固定されているため、例えばアクセス
要求Ａ２に対しての占有許可中に優先度の高いアクセス
要求Ａ１が発生した場合には該要求ＡＩが要求Ａ２よシ
優先されてしまう事態が生じ、アクセス要求Ａ２に対す
るデータの書込みまたは読出しが中断され、場合によっ
てはこのアクセス要求人２０発生源のプロセッサに誤っ
たデータが転送されてしまうという欠点がある。
路では、優先度が固定されているため、例えばアクセス
要求Ａ２に対しての占有許可中に優先度の高いアクセス
要求Ａ１が発生した場合には該要求ＡＩが要求Ａ２よシ
優先されてしまう事態が生じ、アクセス要求Ａ２に対す
るデータの書込みまたは読出しが中断され、場合によっ
てはこのアクセス要求人２０発生源のプロセッサに誤っ
たデータが転送されてしまうという欠点がある。
この場合、アクセス要求Ａｔに対する共有メモリのアク
セス終了時に、再びアクセス要求Ａ２に対して共有メモ
リの占有許可を与えることも考えられるが、このように
した場合には前回のアクセス時間が全く無駄なものとな
シ、結局、全体の処理速度の低下を招くという欠点が生
じる。
セス終了時に、再びアクセス要求Ａ２に対して共有メモ
リの占有許可を与えることも考えられるが、このように
した場合には前回のアクセス時間が全く無駄なものとな
シ、結局、全体の処理速度の低下を招くという欠点が生
じる。
一方、アクセス要求の有無を順次検出する回路構成のも
のでは、各アクセス要求が検出されるまでに一定の待ち
時間を要し、各アクセス要求に対する応答性が悪くなシ
、結局、前者と同様に全体の処理速度の低下を招くとい
う欠点がある。
のでは、各アクセス要求が検出されるまでに一定の待ち
時間を要し、各アクセス要求に対する応答性が悪くなシ
、結局、前者と同様に全体の処理速度の低下を招くとい
う欠点がある。
本発明は上述した従来の共有メモリ占有制御回路の欠点
を解決するためになされたもので、その目的は、応答性
に優れ、しかも高速で信頼性のあるデータを共有メモリ
との間で送受させることができる共有メモリ占有制御回
路を提供することにある。
を解決するためになされたもので、その目的は、応答性
に優れ、しかも高速で信頼性のあるデータを共有メモリ
との間で送受させることができる共有メモリ占有制御回
路を提供することにある。
本発明は、複数のプロセッサからのアクセス要求のうち
１つを選択する選択回路と、この選択回路に複数のプロ
セッサからのアクセス要求ヲ入カするアンドゲートと、
いずれかのアクセス要求の発生によシ仙のアクセス要求
が前記アンドゲートから通過するのを禁止し、アンドゲ
ートを通過した自己のアクセス要求は当該アンドゲート
の入力側に帰還して保持させるゲート回路とを設け、こ
れにより上記目的を達成している。換言すれば、選択回
路の入力側において最先に発生したアクセス要求をこの
選択回路に入力するゲートを設けたものである。
１つを選択する選択回路と、この選択回路に複数のプロ
セッサからのアクセス要求ヲ入カするアンドゲートと、
いずれかのアクセス要求の発生によシ仙のアクセス要求
が前記アンドゲートから通過するのを禁止し、アンドゲ
ートを通過した自己のアクセス要求は当該アンドゲート
の入力側に帰還して保持させるゲート回路とを設け、こ
れにより上記目的を達成している。換言すれば、選択回
路の入力側において最先に発生したアクセス要求をこの
選択回路に入力するゲートを設けたものである。
以下、図示する実施例に基づき本発明の詳細な説明する
。
。
第２図は本発明の一実施例を示す回路図であって、ｌＯ
は４つのアクセス要求のうち１つを例えは予め定められ
た優先度に応じて選択し、許可出力Ｅ１〜Ｅ４を共有メ
モリ（図示せず）に与える選択回路、ｌＩＡ〜ＩＩＤは
アクセス要求Ｃ１−Ｃ４を受けて選択回路ｌＯに対して
入力するアンドゲート、１２はアンドゲート１２Ａおよ
びオアゲート１２ Ｂ〜１２Ｅを有し、許可出力Ｅ１〜
Ｅ４のうちいずれかの発生によシアンドゲートＩＩＡ〜
ＬＩＤを非アクテイブ状態とすると共に、この時発生し
た許可出力に対応するアンドゲートの入力に当該詐可出
力を帰還してアクティブ状態にさせるゲート回路である
。
は４つのアクセス要求のうち１つを例えは予め定められ
た優先度に応じて選択し、許可出力Ｅ１〜Ｅ４を共有メ
モリ（図示せず）に与える選択回路、ｌＩＡ〜ＩＩＤは
アクセス要求Ｃ１−Ｃ４を受けて選択回路ｌＯに対して
入力するアンドゲート、１２はアンドゲート１２Ａおよ
びオアゲート１２ Ｂ〜１２Ｅを有し、許可出力Ｅ１〜
Ｅ４のうちいずれかの発生によシアンドゲートＩＩＡ〜
ＬＩＤを非アクテイブ状態とすると共に、この時発生し
た許可出力に対応するアンドゲートの入力に当該詐可出
力を帰還してアクティブ状態にさせるゲート回路である
。
このような構成において、アクセス要求Ｃｔ〜Ｃ４のい
ずれも発生していない場合には許可出力Ｅ１〜Ｅ４のい
ずれも発生していない。このため、アンドゲート１２Ａ
の出力は論理“１１を示し、この論理＠１１の信号がオ
アゲー） １２ Ｂ〜１２Ｅを介してアンドグー） １
１ Ａ −１１０に入力されることによシ、アントゲ−
） １１ Ａ〜１１０はそれぞれ対応するアクセス要求
Ｃ１−Ｃ４を選択回路ｌＯに入力し得る状態になってい
る８そこで、このような状態において例えばアクセス要
求Ｃ２が発生すると、このアクセス要求Ｃ２はアントゲ
−）１１Ｂを通過し、アクセス要求Ｄ２として選択回路
工０に入力される。
ずれも発生していない場合には許可出力Ｅ１〜Ｅ４のい
ずれも発生していない。このため、アンドゲート１２Ａ
の出力は論理“１１を示し、この論理＠１１の信号がオ
アゲー） １２ Ｂ〜１２Ｅを介してアンドグー） １
１ Ａ −１１０に入力されることによシ、アントゲ−
） １１ Ａ〜１１０はそれぞれ対応するアクセス要求
Ｃ１−Ｃ４を選択回路ｌＯに入力し得る状態になってい
る８そこで、このような状態において例えばアクセス要
求Ｃ２が発生すると、このアクセス要求Ｃ２はアントゲ
−）１１Ｂを通過し、アクセス要求Ｄ２として選択回路
工０に入力される。
これによシ、選択回路ｌＯはアクセス要求Ｄ２に応答し
て論理ｌｌ′の許可出力Ｅ２を送出する。この結果、共
有メモリはアクセス要求Ｃ２の発生源のプロセッサで占
有して使用できるようになる。ところが、許可出力Ｅ２
が論理ｆｉｌとなることによシ、アンドゲート１２Ａの
出力は論理１０″となる。
て論理ｌｌ′の許可出力Ｅ２を送出する。この結果、共
有メモリはアクセス要求Ｃ２の発生源のプロセッサで占
有して使用できるようになる。ところが、許可出力Ｅ２
が論理ｆｉｌとなることによシ、アンドゲート１２Ａの
出力は論理１０″となる。
このため、アンドゲート１１ Ａ〜１１０は非アクテイ
ブ状態となる。一方、許可出力Ｅ２はオアゲート１２Ｃ
を介してアントゲ−１−１１Ｂの入力側に帰還される。
ブ状態となる。一方、許可出力Ｅ２はオアゲート１２Ｃ
を介してアントゲ−１−１１Ｂの入力側に帰還される。
このため、アントゲ−）１１Ａ〜ＬＩＤのうち１１Ａ
、 １１ Ｃ、１１０のみがアンドゲート１２ Ａの出
力によって非アクテイブ状態となる。すなわち、アクセ
ス許可のないアクセス要求Ｃ１，Ｃ３，Ｃ４にそれぞれ
対応するアンドゲートＩＩＡ、ＩＩＣ，１１Ｄは非アク
テイブ状態となシ、アクセス許可のあるアクセス要求Ｃ
２に対応するアンドゲート１１Ｂは許可出力Ｅ２がオア
ゲート１２Ｃを介して帰還されることによシアクチイブ
状態に保持される。換言すれば、アクセス要求Ｃ２は許
可出力Ｅ２が帰還されることによシ保持される。
、 １１ Ｃ、１１０のみがアンドゲート１２ Ａの出
力によって非アクテイブ状態となる。すなわち、アクセ
ス許可のないアクセス要求Ｃ１，Ｃ３，Ｃ４にそれぞれ
対応するアンドゲートＩＩＡ、ＩＩＣ，１１Ｄは非アク
テイブ状態となシ、アクセス許可のあるアクセス要求Ｃ
２に対応するアンドゲート１１Ｂは許可出力Ｅ２がオア
ゲート１２Ｃを介して帰還されることによシアクチイブ
状態に保持される。換言すれば、アクセス要求Ｃ２は許
可出力Ｅ２が帰還されることによシ保持される。
このようにしてアクセス要求Ｃ２に対する共有メモリの
占有状態が終了し、この要求Ｃ２が無くなれば初期状態
に戻シ、全てのアクセス要求Ｃ１〜Ｃ４の発生待ちの状
態となる。
占有状態が終了し、この要求Ｃ２が無くなれば初期状態
に戻シ、全てのアクセス要求Ｃ１〜Ｃ４の発生待ちの状
態となる。
従って、アクセス要求Ｃ２の発生後に例えばアクセス要
求Ｃ１が発生してもこの要求ＣＩに対する許可出力Ｅ１
は発生されない。すなわち、最も先に発生したアクセス
要求Ｃ２が選択されてこの要求に対する占有許可が与え
られる。
求Ｃ１が発生してもこの要求ＣＩに対する許可出力Ｅ１
は発生されない。すなわち、最も先に発生したアクセス
要求Ｃ２が選択されてこの要求に対する占有許可が与え
られる。
一方、アクセス要求ＣＬ、Ｃ２が同時に発生した場合、
この要求Ｃ１，Ｃ２はアンドゲートＩＩＡ、１１Ｂを通
過して選択回路１０に同時に入力されるが、選択回路ｌ
Ｏでは優先度の高いアクセス要求ＣＩが選択されるため
、アントゲ−） １１ Ｂには許可出力Ｅ２が帰還され
ず、このアンドゲート１１ Ｂは瞬時に非アクテイブ状
態となる。すなわち、同時に発生した複数のアクセス要
求ＣＩ、Ｃ２に対しては優先度の高い方に共有メモリの
占有許可が与えられる。
この要求Ｃ１，Ｃ２はアンドゲートＩＩＡ、１１Ｂを通
過して選択回路１０に同時に入力されるが、選択回路ｌ
Ｏでは優先度の高いアクセス要求ＣＩが選択されるため
、アントゲ−） １１ Ｂには許可出力Ｅ２が帰還され
ず、このアンドゲート１１ Ｂは瞬時に非アクテイブ状
態となる。すなわち、同時に発生した複数のアクセス要
求ＣＩ、Ｃ２に対しては優先度の高い方に共有メモリの
占有許可が与えられる。
このように本実施例によれば、最先のアクセス要求が優
先され、また同時発生のアクセス要求に対しては優先度
の高いアクセス要求が優先されるため、共有メモリに対
するアクセスの中断が起らず、データを確実に送受させ
ることができる。また、アクセス要求に対しては瞬時に
応答するため、アクセス要求源のプロセッサと共有メモ
リとの間でのデータ送受を高速で行うことができる。
先され、また同時発生のアクセス要求に対しては優先度
の高いアクセス要求が優先されるため、共有メモリに対
するアクセスの中断が起らず、データを確実に送受させ
ることができる。また、アクセス要求に対しては瞬時に
応答するため、アクセス要求源のプロセッサと共有メモ
リとの間でのデータ送受を高速で行うことができる。
なお、許可出力Ｅ１〜Ｅ４をオアゲー） １２ Ｂ〜１
２Ｅを介してアントゲ−）１１Ａ〜１１ Ｄに帰還する
代わシに、アンドゲート１１Ａ〜ＬＩＤの出力Ｄ１〜Ｄ
２をオアゲート１２Ｂ〜１２Ｋを介して帰還するように
しても同様の効果が得られる。
２Ｅを介してアントゲ−）１１Ａ〜１１ Ｄに帰還する
代わシに、アンドゲート１１Ａ〜ＬＩＤの出力Ｄ１〜Ｄ
２をオアゲート１２Ｂ〜１２Ｋを介して帰還するように
しても同様の効果が得られる。
以上の説明から明らかなように本発明によれば、先着優
先機能を有するゲートを付加したため、複数のプロセッ
サからのアクセス要求に直ちに応答し、共有メモリとの
間でのデータ送受を高速で正確に行わせることができる
。この結果、従来より高度の処理を高速で行わせること
ができるなどの効果がある。
先機能を有するゲートを付加したため、複数のプロセッ
サからのアクセス要求に直ちに応答し、共有メモリとの
間でのデータ送受を高速で正確に行わせることができる
。この結果、従来より高度の処理を高速で行わせること
ができるなどの効果がある。
第１図は従来の共有メモリ占有制御回路の一例を示す回
路図、第２図は本発明の一実施例を示す回路図である。 ＩＯ・・・選択回路、ｌ工Ａ〜１１ Ｄ・・・アンドゲ
ート、１２・・・ゲート回路、１２Ａ・・・アンドゲー
ト、１２８〜１２ Ｅ・・・オアゲート。
路図、第２図は本発明の一実施例を示す回路図である。 ＩＯ・・・選択回路、ｌ工Ａ〜１１ Ｄ・・・アンドゲ
ート、１２・・・ゲート回路、１２Ａ・・・アンドゲー
ト、１２８〜１２ Ｅ・・・オアゲート。
Claims (1)
- 【特許請求の範囲】 １１Ｊ 複数のプロセッサからのアクセス要求のうち１
つを選択して共有メモリに対するアクセスを許可する共
有メモリ占有制御回路において、複数のプロセッサから
のアクセス要求のうち１つを選択する選択回路と、この
選択回路に複数のプロセッサからのアクセス要求を入力
するアンドゲートと、いずれかのアクセス要求の発生に
よシ他のアクセス要求が前記アンドゲートから通過する
のを禁止し、アンドゲートを通過した自己のアクセス要
求は当該アンドゲートの入力側に帰還して保持させるゲ
ート回路とを具備して成る共有メモリ占有制御回路。 （２）選択回路は複数のアクセス要求に対し予め定めら
れた優先度に応じて１つのアクセス要求を選択する優先
選択回路で構成されることを特徴とする特許Ｈ請求の範
囲第１項記載の共有メモリ占有制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20421583A JPS6097455A (ja) | 1983-10-31 | 1983-10-31 | 共有メモリ占有制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20421583A JPS6097455A (ja) | 1983-10-31 | 1983-10-31 | 共有メモリ占有制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097455A true JPS6097455A (ja) | 1985-05-31 |
Family
ID=16486738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20421583A Pending JPS6097455A (ja) | 1983-10-31 | 1983-10-31 | 共有メモリ占有制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239664A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | コモンメモリ調停装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444849A (en) * | 1977-09-16 | 1979-04-09 | Nec Corp | Priority discriminating circuit |
-
1983
- 1983-10-31 JP JP20421583A patent/JPS6097455A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444849A (en) * | 1977-09-16 | 1979-04-09 | Nec Corp | Priority discriminating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239664A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | コモンメモリ調停装置 |
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