JPS609299B2 - キヤツシユ・シノニム制御方式 - Google Patents

Description

【発明の詳細な説明】 開示の概要 本発明はストア・ィン式キャッシュ記憶 （ＳＩＣ）のシノニムを検出し且つこれを処理する。

キャッシュ記憶に関連して各プロセッサに設けられたキ
ャッシュ・ディレクトリ則ちプロセッサ・ディレクトリ
（ＰＤ）は、プロセッサ要求の一部の論理アドレス・ビ
ットによってアドレスされる基本クラスで探索される。
もしこの基本クラスにある複数のでセット・アソシアテ
ィブ）ライン・ェントリのうち任意のェントリがこの要
求の変換アドレスを保持しておれば、キャッシュ記憶中
の対応するライン位置でデータがアクセスされる。他方
、この基本クラスにあるどのライン・ェントリもこの要
求の変換アドレスを保持してし・なけれ‘ま、キャッシ
ュ・ミス信号が生ぜられ、かくて要求ラインを取出すた
めに主記憶へライン取出コマンドが発行される。またこ
のライン取出コマンドに応じて、シノニム探索回路は、
該コマンド中の基本クラス・アドレスにある変換可能ビ
ットを置換することによって潜在的シノニム・クラスの
すべてのアドレスを発生するようにされる。次いで、潜
在的シノニム・クラスの各々はプロセッサ・ディレクト
リ（ＰＤ）に置かれた重要な情報のコピーを保持する処
のコピー・ディレクトリ（ＣＤ）でアクセスされ、そし
て当該要求の変換アドレスと比較されるので、これによ
り任意のシノニムが存在するか否かを決定することがで
きる。プロセッサ・ディレクトリ（ＰＤ）及びコピー・
ディレクトリ（ＣＤ）に置かれた各ライン・ェントリは
排他（ＥＸ）ビットを有し、該ビットはコピー・ディレ
クトリ（ＣＤ）でシノニムが検出された後の当該要求の
処理を制御する。もしこの排他（ＥＸ）ビットがオフで
謙出専用（ＲＯ）状態を表わすならば、関連するライン
は任意のチェックポイント期間中にロックすることがで
きない。この場合、このラインに対する後続の要求が発
生されることを想定して、検出されたシノニム位置でこ
のラインをアクセスせず、謙出専用状態にあるこのライ
ンを基本クラス中の所与のヱントリへコピ−することが
行われる。プロセッサがこのシノニム・ラインを排他的
に要求していない限り、該シノニム・ラインは無効化さ
れない。もしシノニム・ェントリ中の排他（ＥＸ）ビッ
トがオンで排他（ＥＸ）状態を表わすならば、チェック
ポイント期間中にその関連するラインをストア・ィン式
キャッシュ記憶（ＳＩＣ）でロックすることが可能であ
り、従ってストア・ィン式キャッシュ記憶（ＳＩＣ）中
の検出されたシノニム位置でデータをアクセスすること
ができる。発明の背景 本発明は計算機における記憶階層の制御に係り、更に詳
細に説明すれば仮想記憶方式におけるキャッシュ記憶の
シノニム検出及び処理機構に係る。

キャッシュ−シノニムとは、現要求の論理アドレスがそ
の変換された絶対アドレスを保持するキャッシュ・ディ
レクトリの任意のェントリを直接に位置付けることがで
きないような場合に、この絶対アドレスを保持する如き
キャッシュ・ディレクトリの１つのェントリを云う。

記憶階層を備えたデータ処理システムでは、主記憶中の
選択されたデータ・ライン（データ・ブロックと同義。

以下単に「ライン」という。）をキャッシュ記憶へコピ
ーすることにより、プロセッサがかかるラインを高速ア
クセスできるようにしている。プロセッサがデータを要
求する場合、このデ−夕をキャッシュ記憶で利用するこ
とができるか否かを決定するためにキャッシュ記憶が検
査され、そしてもしそうであれば、このデータは速かに
プロセッサへ供給される。もしこのデータがキャッシュ
記憶で利用できなければ、該データは低速の主記憶から
検索されねばならない。キャッシュ・ディレクトリを直
接にアドレスするために、各プロセッサ要求における論
理アドレスの一部が使用されるが、これは該論理アドレ
スを変換した絶対アドレスを使用するようにすると、ア
ドレス変換のプロセスが完了するまで待機しなければな
らず「従って全体的な性能が著しく低下することになる
からである。現在の代表的なキャッシュ記憶は「セット
・ァソシアテイビティ」の概念に基づいているので、要
求元は複数のェントリ（セット）を有するキャッシュ・
ディレクトリの１つの行（クラス）を直接にアドレスす
ることができる。

所与のクラスにおける複数のセットは並列的に且つ連想
的に探索され、かくて該クラスにおける任意のセットが
要求された論理（又は仮想）アドレスに対応する絶対（
又は実）アドレスを有するか否かを決定するようにされ
る。セット・アソシアティプ形キャッシュ記憶は、主記
憶の任意のブロックをキャッシュ記憶中の任意の位置へ
マップすることができるような完全アソシアティブ形キ
ャッシュ記憶と、主記憶の任意のブロックをキャッシュ
記憶中の１つの位置にだけマップすることができるよう
な直接マッピング形キャッシュ記憶との、妥協の産物で
ある。完全アソシアティブ形キャッシュ記憶は性能が優
れている反面、キャッシュ・ディレクトリの探索に長時
間を要し、また精巧な置換機構を要するという欠点があ
る。また直接マッピング形キャッシュ記憶はその実現に
要するハードウェア量が最も少ない反面、ェントリの重
ね書きが増加するために性能が最も低いという欠点があ
る。セット・アソシアティブ形キャッシュ記憶のサイズ
を増大するには、‘１）キャッシュ・クラスをアクセス
するために使用されるアドレス範囲を増大することによ
ってキャッシュ・ディレクトリ中のクラス数を増加する
か、又は｛２｝各クラス中のセット数を増加すればよい
。システムの性能を低下させないためには、セット・ア
ソシアテイピテイの増加に伴なつて、アドレスされたク
ラス中のすべてのセットを並列に調べるための余分なハ
ードウェアを設けなければならない。また、キャッシュ
・ディレクトリに利用可能な集積回路の実装技術上の制
約があるために、セット・アソシアティビティを大幅に
増加することは容易でない、ということがある。このた
め、キャッシュ・ディレクトリ中のクラス数を増加する
ことによって、キャッシュ記憶のサイズを増大すること
が望ましい。しかしながら、キャッシュ・ディレクトリ
中のクラス数が増加すると、要求中の論理アドレスから
取られるキャッシュ・ディレクトリのアドレス・ビット
はその変換不能フィールド（変位フィールド）を超えて
変換可能フィールドまで拡大されねばならない。キャッ
シュ・シノニムの問題が生ずるのは、このようにキャッ
シュ・アドレスが論理アドレスの変換可能フィールドか
らのビットを使用するような場合である。

即ち、キャッシュ・シノニムが存在するのは、要求中の
論理アドレスによって要求されたデータが該要求によっ
てアドレスされたクラスとは異なるキャッシュ記憶中の
クラスで利用可能な場合である。例えば、シノニムを生
ぜしめる原因には、ｍ同じデータに対する諸要求が論理
アドレス及び絶対アドレスの間でスイッチする場合、【
２１或るユーザが所与の論理アドレスで所与のラインを
アドレスしているときに、他のユーザがキャッシュ記憶
中の異なるクラスを位置付けるような異なる論理アドレ
スで同じラインをアドレスする場合、又は（３にのペー
ジ・フレームが所与の論理アドレスによってアクセスさ
れるように再割当てされる場合、がある。所与の論理ア
ドレスとそれを変換した絶対アドレスの間には、ランダ
ムな関係が存在する。

この関係は、所与の論理アドレスが主記憶中で利用可能
なべージ・フレームのどれへ割当てられるかということ
に依存する。かくて、所与の論理アドレスはこの割当て
られたページ・フレームが置かれている主記憶中の絶対
アドレスへ変換されうる。従って、絶対アドレス中の変
換ビットは任意の値を取りうるのであって、その値はア
ドレス変換の時点で決定されるにすぎないのである。か
くて、絶対アドレスの変換可能フィールド‘こあるビッ
ト位置の任意のサブセットの値は関連する論理アドレス
におけるビット位置の対応するサブセットの値に依存し
ないのであり、前者はその順列（ｐｅｒｍｕｔａｔｉｏ
ｎ）の範囲内で任意の値を取りうるのである。米国特許
第３７２３９７６号は、本発明とは異なるキャッシュ・
シノニム技法を教示する。

即ち、この特許に開示された多重処理システムでは、各
プロセッサはそれぞれストア・ィン式キャッシュ記憶、
取出ディレクトリ（ＦＤ）、ブロードカスト・ストア・
ディレクトリ（茂Ｄ）及び変換ディレクトリ（ＴＤ）を
設けられている。ＦＤ中のェントリはプロセッサ要求の
論理アドレス・ビット１８−２６によってアクセスされ
るのに対し、母Ｄ中の対応ェントリは要求された論理ア
ドレスの変換としてＴＤから得られた絶対アドレス・ビ
ット１８−２６によってアクセスされる。それゆえ、こ
のＢＳＤはＦＤのコピー・デイレクトリではない。なぜ
なら、同じプロセッサ要求のための既Ｄ及びＦＤ中の対
応ェントリは、ＢＳＤ及びＦＤ中の互いに異なる位置へ
マップされうるからである。さらに云えば、ＦＤ中のェ
ントリが絶対アドレス・ビット８−１９を保持するのに
対し、既Ｄ中のェントリは絶対アドレス・ビット８一１
７及び論理アドレス・ビット１８一１９を保持し、その
うち後者の論理アドレス・ビット１８一１９がＦＤ中の
対応ェントリを位置付けるのである。つまり、要求アド
レスを使用してＦＤ中の基本クラスがアクセスされ、そ
してもしＦＤ中でミスが検出されるようであれば、ＦＤ
中にシノニム位置が存在するか否かを決定するためにＢ
ＳＤが調べられる。この米国特許第３７２３９７６号の
発明では、同じアドレスに置かれていないようなＢＳＤ
及びＦＤ中の対応ェントリによって、２重置換無効化（
ｄｏ肋ｌｅｒｅｐｌａｃｅｍｅｎｔｉｎｖａｌｉｄａｔ
ｉｏｎ）という問題が生じうる。この２重置換無効化は
、有効なＦＤェントリが新しいェントリによって置換さ
れるような場合に生じうる。この米国特許の第７図に示
した例では、１つのＦＤヱントリが置換されると、２つ
のＦＤェントリ及び２つの茂Ｄェントリが無効化され、
かくて無効化されるブロックが変更されている場合には
、キャッシュ記憶で２つの無効化動作と２つの吐出（ｃ
ａｓｔｏｕｔ）動作を遂行しなければならない。この２
重無効化が生ずるのは、新しい茂Ｄヱントリ及び置換さ
れるＢＳＤェントリが斑Ｄ中の異なる位置に置かれてい
る場合である。新しい任意のＦＤェントリについては、
論理アドレス・ビット１８−１９の可能な４つの変換可
能値があるために、ＢＳＤには可能な４つの対応位置が
存在する。従って、置換されるＦＤェントリに対応する
置換される斑Ｄェントリ及び新しいＦＤェントリに対応
する新しいＢＳＤェントリが、同じ由Ｄ位置に置かれる
確率は１／４であるにすぎない。このような問題がある
ため、米国特許第 ３７２３３９７６号の発明は付属ハードウェア、例えば
ライン・ストア・バッファや吐出しに関係するハ〜ドウ
ェアを２重化しなければならないが、そうすると追加の
吐出しで主記憶バスが混乱させられるので、主記憶の総
合的な性能が著しく低下することになる。

これに対し、本発明は米国特許第３７２３９７６号のＦ
Ｄ及びＢＳＤのかわりにコピー・ディレクトリ及びプロ
セッサ４ディレクトリを使用し、これらのディレクトリ
の対応するェントリを該ディレクトリの同じ位置へ常に
マップするようにしているので、この特許に伴う２重置
換無効化又は２重置換吐出しの問題を回避することがで
きる。

さらに、本発明は単一のディレクトリ、即ちプロセッサ
・ディレクトリだけでシノニム検出を行うことができる
。特磯昭５６−３３２８７号の発明はキャッシュ・ディ
レクトリを２Ｎグループのクラスへ分割し、この任意の
クラスを位置付けるためにディレクトリ・アドレス中の
Ｎビットの変換可能ビットを使用するようにしている。

キャッシュ・ディレクトリ中の２Ｎグループの各々は、
プロセッサ要求によって並列にアドレスされる。各グル
ープは潜在的に基本キャッシュ・ヒット又はシノニム・
キャッシュ・ヒットを保持するが、そのうち１つだけが
キャッシュ・ディレクトリ及びキャッシュ記憶に置かれ
うる。基本キャッシュ・ヒット又はシノニム・キャッシ
ュ・ヒットがどのグループにも見出されない場合には、
キャッシュ・ミスが生ずる。この発明では、本発明のよ
うにキャッシュ・シノニムを検出するためにコピー・デ
ィレクトリは使用されていない。米国特許第４１３６３
８５号の発明は、変換索引緩衝機構（ＤＬＡＴ）のシノ
ニム問題を解決することに係る。

この問題は、本発明が解決せんとするキャッシュ・シノ
ニムの問題とは無関係である。米国特許第４１３６３８
３号の制御手段は、共通ページが複数のアドレス空間で
同じ仮想アドレスを有するような多重仮想記憶方式の環
境で、共通セグメントのＤＬＡＴシノニムを処理するも
のである。この制御手段は、共通ページ・アドレスを保
持するＤＬＡＴェントリの各々に共通指示子を与え、こ
のようなェントリと特定のアドレス空間との対応づけを
なくすことにより、共通ページに対する複数のＤＬＡＴ
ェントリを取除くようにしている。刊行物であるＩＢＭ
Ｍａｍｔｅ順ｎｃｅ Ｌｉｂｒａｒｙ、‘１３０３３
Ｐｒ（）ｃｅｓｓｏｒ Ｃｏｍｐｌｅｘ 、 Ｔｈｅ
（）ｒｙ （）ｆＯｐｅｒａｔｉｏｎ ／Ｄｉａｇｒａ
ｍ Ｍａｎ順ｌ 、ＰｍＣｅＳＳｏｒＳのｒａ群 Ｃｏ
ｎｔｒｏｌ Ｆｕｎｃｔｉｏｎ（ ＰＳＣＦ ） ａｎ
ｄＰｒｏｃｅｓｓｏｒ Ｓ■ｒａ鞍”、Ｖｏｌｕｍｅ
４ 、Ｆｏｒｍ Ｎｏ．ＳＹ２２一７００４−０の第１
．４．１頁及び第１．６．２頁には、キャッシュ・ディ
レクトリをアドレスするためにプロセッサ要求の論理ア
ドレスから与えられる変換可能ビットを使用しないでシ
ノニム問題を回避するようにした１６ウエイのセット・
アソシアテイブ形キャッシュ記憶が記述されている。発
明の要約 本発明の目的は、単一プロセッサ又は多重プロセッサの
環境で使用されるセット・アソシアティブ形キャッシュ
・ディレクト川こ存在しうる如き任意のシノニム位置に
置かれたシノニムを検出するためのシノニム・アクセス
手段を提供することにある。

本発明の他の目的は、要求中プロセッサのコピー・ディ
レクトリでシノニム検出を行うと同時に、他のプロセッ
サのコピー・ディレクトリで相互照会（ｃｒｏｓｓ−ｉ
ｎｔｅｎｏｇａｔｉｏｎ）検出を行うことにある。

本発明の他の目的は、シノニム検出のマシン・サイクル
と相互照会のマシン・サイクルを重複させることにある
。

本発明の他の目的は、キャッシュ・ディレクトリのセッ
ト・アソシアティビティを増大させないでキャッシュ記
憶のサイズを増大させることを可能にするようなシノニ
ム検出及びアクセス機構を提供することである。

本発明の他の目的は、システムの性能を向上させるため
には、検出されたシノニムをアクセスしたほうがよいの
か、又は検出されたシノニムのライン取出しのために真
のキャッシュ・ミスを発生したほうがよいのかを決定す
ることにある。

本発明の他の目的は、キャッシュ・ディレクトリで検出
されたシノニム・ライン・ヱントリ中の排他ビットの状
態を検出し、これに応じてキャッシュ記憶中のシノニム
・ェントリをアクセスすべきであるのか、又は主記憶か
らのライン取出しを行ってこの要求ラインを要求アドレ
スによって決定される基本クラスヘコピーすべきである
のかを決定することにある。本発明の他の目的は、チェ
ックポイント期間中に当該ラインを基本位置へコピーす
ることが禁止されている場合には、ライン取出しを行わ
ないで存在する任意のキャッシュ・シノニムをアクセス
することを可能にする如きストア・ィン式キャッシュ記
憶のためのシノニム・アクセス機構を提供することにあ
る。

本発明の他の目的は、プロセッサの書込又は取出要求に
応答して、謙出専用状態にあるシノニム・ラインをキャ
ッシュ記憶中の基本位置へコピーすることにより、キャ
ッシュ記憶中の読出専用シノニム・ラインを取除くよう
に、シノニム検出を使用することにある。

本発明の他の目的は、プロセッサの取出要求に応答して
読出専用状態にあるシノニム・ラインが見出された場合
、このシノニム・ラインをキャッシュ記憶中の基本位置
で２重化することができるように、シノニム検出を使用
することにある。

本発明の他の目的は、プロセッサの書込要求に応答して
詠出専用状態にあるシノニム・ラインが見出された場合
、このシノニム・ラインを無効化し且つ該ラインをキャ
ッシュ記憶中の基本位置へコピーするように、シノニム
検出を使用することにある。本発明はストア・ィン式キ
ャッシュ記憶のシノニムを検出し且つこれを処理するも
のである。

キャッシュ・ディレクトリの基本クラスは、プロセッサ
要求の論理アドレスから取られた複数ビットのサブセツ
トによってアドレスされる。このクラス・アドレスは変
換可能ビット及び変ｆ臭不能ビットの両方を有する。も
し基本クラスが要求の変換アドレスを保持するならば、
キャッシュ記憶中の対応する位置でデータがアクセスさ
れる。他方、基本クラスが要求の変換アドレスを保持し
なければ、キャッシュ・ミス・コマンドが発生され、か
くて要求されたラインを取出すためにライン取出コマン
ドが送られる。またキャッシュ・ミス・コマンドーこ応
じて、シノニム探索及び変更回路は該コマンドを介して
受取られる基本クラス・アドレス中の論理アドレス・ビ
ットを置換（ｐｅ皿ｕｔｅ）することにより潜在的なす
べてのシノニム・クラスのアドレスを発生し、かくて潜
在的なシノニム・クラスの各々はコピ−・ディレクトリ
でアクセスされ且つ存在する任意のシノニムを検出する
ために変換された要求アドレスと比較される。キャッシ
ュ・ディレクトリ中の各ェントリは排他ビットを有し、
該ビットはコピー・ディレクトリでシノニムが検出され
た後の要求の処理を制御する。もしキャッシュ・ディレ
クトリのヱントリでこの排他ビットがオンであれば、関
連するラインはチェックポイント期間中にキャッシュ記
憶でロックされ、かくてキャッシュ記憶中の検出された
シノニ位置でデータがアクセスされる（チェックポイン
トについては米国特許第３７３６５６６号を参照された
い）。もし排他ビットがオフで謙出専用状態を表わすな
らば、関連するラインはチェックポイント期間中にロッ
クされず、かくてキャッシュ記憶中の検出されたシノニ
ム位置でデータがアクセスされる。この場合、システム
の性能を改善するために読出専用状態にあるラインは現
論理アドレスによってアドレスされる処の基本位置へコ
ピーされる。背景システム 第１図は本発明の実施態様を包含する背景システムを示
す。

図示された多重処理システムは４つの中央プロセッサ（
以下「ＣＰ」と略す）から成り、その各々は命令実行要
素（以下「ＩＥ」と略す）及びバッファ制御要素（以下
「ＢＣＥ」と略す）を含む。ＩＥの各々はハードウェア
及びマイクロコードを含み、これらは主記憶（以下「Ｍ
Ｓ」と略す）とのオペランドの授受、即ちその書込み／
取出しを必要とする命令を発行する。ＥはそのＢＣＥへ
取出又は書込コマンドを発行することによって取出又は
書込動作を開始する。ＢＣＥはストア・ィン式キャッシ
ュ記憶（以下「ＳＩＣ」と略す）及びそれに関連するキ
ャッシュ・ディレクトリ即ちプロセッサ・ディレクトリ
（以下「ＰＤ」と略す）を含み、さらに関連するＣＰに
よって排他的に使用されるすべてのキャッシュ制御を含
む。一般的に説明すれば、ＣＰの各々はオペランドによ
って必要とされるダブルワードごとに１つの取出又は書
込コマンドを発行する。もしこのダブルワード力ＳＩＣ
にあれば、該ダブルワードはこのコマンド‘こ従ってＳ
ＩＣから取出されるか又はそこに書込まれ、かくて該コ
マンドはＢＣＥの内部で完了される。一方、要求された
ダブルワード力ＳＩＣになければ、キャッシュ・ミスが
生ずることになる。この場合、ｍからの取出又は書込コ
マンドが完了される前に、このダブルワードはＭＳから
取出されねばならない。こうするため、ＢＣＥは対応す
る取出又は書込ミス・コマンドを発行し、関連するシス
テム・コントロ−ラ（以下「ＳＣ」と略す）に対しＩＥ
によって要求されたダブルワードを含む１ラインをＭＳ
から取出すように要求する。このラインはＭＳ中でライ
ン境界に置かれているが、前記要求されたダブルワード
が最初に取出されて要求中のＢＣＥへ戻される。第１図
の多重処理システムでは、ＳＣＯ及びＳＣＩの各々は２
つのＣＰ及び共有されたＭＳへそれぞれ接続されている
ので、ＣＰの各々はＭＳ中の任意の共有領域をアクセス
することができる。

またＳＣの各々は、先行技術の１／０チャネル・コント
ローラに相当する外部データ・コントローフ（ＥＸＤＣ
）をＭＳへ接続する。ＳＣの各々は特願昭５４−１３４
３１１号明細書に開示された主題を含んでもよい。ＭＳ
は複数の基本記憶モジュール（ＢＳＭ）から成り、その
各対は関連する既Ｍコントｏ−フ（茂Ｃ）によって制御
される。

ＳＣの各々には既ＣＯ−既Ｃ３がそれぞれ接続される。
相互照会（ＸＩ）バスはＳＣの各々を他のＳＣへ接続す
る。

このバスはＳＣ相互間ですべての相互照会要求並びに吐
出及び無効化信号を転送することにより、必要とされる
吐出し、ＭＳ取出し及びＰＤ中の無効化動作を同期及び
調整する。ＳＣの各々は一対のコピ−・ディレクトリ（
以下「ＣＤ」と略す）を含む。

ＣＤの各々は、ＳＣへ接続された８ＣＥ中の対応するＰ
Ｄのイメージを保持する。ＰＤ及びＣＤは両者ともに同
じ論理アドレス・ビットによってアドレスされる。すべ
ての相互照会要求はＣＤによって扱われるので、ＢＣＥ
に設けられたＰＤは相互照会要求を扱う必要がなく、従
ってそれぞれのＣＰを一層良好にサービスすることがで
きる。

即ち、ＰＤが相互照会要求を扱う必要がないように、相
互照会（ＸＩ）バスはすべてのＳＣを相互接続し且つ衝
突（ｃｏｎｆｌｉｅｔ）に対するすべてのＣＤ探索を同
期させるのである。ＣＰＯ−ＣＰ３に設けられたＩＥＯ
−ＩＥ３はそれぞれ同一の構成を有する。

ＩＥの各々は、通常のマイクロプログラム式プロセッサ
に見出される命令実行ユニットと基本的に類似する構成
を有する。ＭＳを構成する各基本記憶モジュール（母Ｍ
）と各ＳＣの間にはダブルワード幅の双方向バスが設け
られ、また各ＳＣと各ＣＰの間及び各ＳＣと外部データ
・コントローラ（ＥＸＤＣ）の間にも同様のバスが設け
られる。これらの任意のバスを介してコマンド及びデー
タを送ることができる。或るＣＰによって要求されたダ
ブルワードがそのＳＩＣに見出されない場合、診るＩＣ
を制御するＢＣＥは関連するＳＣへミス・コマンドを送
ることによって、ＭＳに対するライン・アクセス要求を
開始させる。このＳＣはこのコマンドをＭＳ中の選択さ
れた基本記憶モジュール（ＢＳＭ）へ発行するが、この
ＢＳＭが使用中状態にあればこれをコマンド・キューに
保留し、そしてこのＢＳＭがアクセス可能になったとき
このコマンドを再びこの既Ｍへ再発行する。またＳＣは
複数のＭＳコマンドを順序正しい様式で順序づけるので
、特定の既Ｍに対するすべてのコマンドは（ＳＩＣの衝
突が見出される場合を除いて）先入れ先出し式に発行さ
れる。所与のＭＳコマンドを発行する前に、実アドレス
一物理アドレスの変換がＳＣによって遂行され、かくて
実アドレスのＢＳＭロケーションが決定される（袴願昭
５４−１３４３１１号明細書参照）。これと同時に、こ
の要求は記憶保護例外を検査するために記憶キー配列へ
送られ、またデー夕の衝突を探索するために各ＳＣに設
けられたすべてのＣＤにも送られる。かくて、所与のＭ
Ｓ要求を扱う正常なシーケンスの間、ＳＣはＭＳのステ
−タスを定常的に監視し、記憶キー配列及びすべてのＣ
Ｄの検査結果を分析し、当該ＳＣに現に保持されている
すべての保留コマンドの更新されたステータスを調べ、
そして当該ＳＣによって受取られることをＢＣＥで待機
している任意の新しいコマンドを探索する。記憶キー配
列はＳＣ中に設けられる（特豚昭５５−７８４４３号明
細書参照）。

この配列はＩＢＭシステム／３７０のアーキテクチャに
よって定義されたすべてのキー動作を遂行する。一般に
、この記憶キーはＭＳ要求を発行する動作と並行して検
査されるので、この検査は実際のＭＳアクセス時間には
影響しない。各ＣＰに設けられたＳＩＣはその名が示す
ようにストア・ィン式キャッシュ記憶であるから、ＣＰ
によって変更されたデー外まＳＩＣに置かれ、該データ
がＳＩＣから吐出されるまで、即ち新しく要求されたラ
インのスペース力ＳＩＣ中に必要となってその置≠奥機
構によってこのデータが吐出されるまで、ＭＳ中では利
用することができない。

各ＳＩＣはその動作を制御するＰＤを備えている。実施
態様の一般的説明 この実施態様ではＳにが利用されているために、ＣＰに
よって変更されたＳＩＣ中のラインはＭＳへ直ちには書
込まれない。

従って、共有可能な変更及び未変更データの多数のライ
ンが複数のＳＩＣに分散されていることがありうる。Ｓ
ＩＣ中の未変更ラインはＭＳ中で利用することができる
けれども、変更ラインはそれを保持するＳＩＣ中でのみ
利用することができる。ＳＩＣ中の各ラインはそれぞれ
排他的／論世事用状態と指示されており、該指示はこの
ラインが１又はそれ以上のＳＩＣに置かれている間にそ
の共有タイプを制御するために多重処理システムのキャ
ッシュ管理制御によって使用される。一般に、命令を対
象とする任意のＩＥ要求は並列的な共有を可能にするよ
うに読出専用状態を指示されるが、これは命令自体の内
容が変更されることは殆んどないという理由による。こ
れに対し、オペランドは変更される可能性が高いので、
これを対象とするＩＥ要求は直列的な共有に制限する処
の排他的状態を指示される。この排他的／謙出専用状態
の指示は第５図の線２４に与えられ、この線２４がアッ
プ状態にあると現在の旧要求に対する排他的（以下「Ｅ
Ｘ」と略す）状態が指示され、この線がダウン状態にあ
ると現在のＩＥ要求に対する読出専用（以下「ＲＯ」と
略す）状態が指示される。ＣＰ要求は１ダブルワードを
対象とすることがあるけれども、該ダブルワードはその
ＳＩＣ中にある１ラインのオペランド及び／又は命令か
らアクセスされる。

ＭＳのアクセス効率を向上させるために、各ＳＩＣごと
に複数（たとえば１６）のダブルワードから成る１ライ
ンを単位としてＭＳのアクセスを行うようにしているの
で、各ＰＤ又はＣＤもその内容をライン単位で管理する
ように編成されている。従って、ＳＩＣ中のＥＸ／ＲＯ
状態はダブルワード単位ではなく、ライン単位で指示さ
れる。ラインのＥＸ／ＲＯ状態は各ＣＰがＳＩＣ中のダ
ブルワードをアクセスするたびに検査され、そしてアク
セスされたラインがＲＯ状態を有する場合には、ＩＥ書
込要求はキャッシュ・ミスを生ぜしめるが、ＩＥ取出要
求は直ちにアクセスされる。もしこのラインがＥＸ状態
を有するならば、ＩＥの取出及び書込要求は両者ともに
ＳＩＣ中のこのラインを直ちにアクセスすることができ
る。従って、任意のＩＥがオペランド又は命令の取出要
求を開始する場合、このＩＥは第３Ａ図に示す如き取出
コマンドをそのＢＣＥへ発行してダブルワードのオペラ
ンド又は命令を要求するとともに、以下に示す２種類の
共有制御指示のうち１つの指示を与える。

ＲＯ指示：この場合、Ｓに中の当該ラインに含まれるダ
ブルワードを直ちに取出すことができる。

すべてのＣＰがそれらのＳＩＣに置かれた当該ラインの
データを取出すことを必要としている場合は、こられの
ＣＰは関連するＳＩＣ中の当該ラインを同時にアクセス
することができる。ＲＯ状態にあるライン中のダブルワ
ードについて任意のＣＰが書込みを要求する場合は、キ
ャッシュ・ミスが生じてこの状態はＥＸ状態へ変更され
、そしてＲＯ状態にあるこのラインを共有していた他の
ＣＰはこのラインのコピーを無効化するように強制され
る。ＥＸ指示：この場合、当該ラインをＥＸ状態で保持
するＣＰは、当該ライン中のダブルワードを取出したり
又は当該ラインヘダブルワードを書込むことができる。

他のＣＰはこのラインをアクセスすることができない。
他のＣＰがこのラインをアクセスしなければならない場
合には、このラインをＥＸ状態で保持するＣＰはこれを
発行中（要求中）ＣＰへ引渡さなければならず、その後
は後者のＣＰだけがこのラインをＥＸ状態で保持する。
もしこのラインをＥＸ状態で保持するＣＰがこのライン
への書込みを行ってその内容を変更したならば、該ＣＰ
はこのラインの最新版を有することになり、かくてＭＳ
中の最新版でないこのラインをアクセスしてはならない
。従って、変更された最新版のラインを保持するＣＰは
（該ＣＰがこのラインをＲＯ状態で継続的に保持するか
杏かということには関係がなく）、他のＣＰがこのライ
ンを必要とするときはいつでも、このラインをＭＳへ吐
出さなければならない。排他的なＩＥ要求にも拘わらず
、各ラインの並列的な共有を可能とするために該ライン
をＥＸ状態からＲＯ状態へ変更することができるが、こ
れは本発明によって制御される。

従って、各ＳＩＣに置かれたラインのＥＸ／ＲＯ状態を
指示するＥＸビットは、該ＳＩＣに関連するＰＤに保持
される。

ＰＤを有するＢＣＥはＰＤ中のＥＸビットに関連する規
則を適用し、そして要求されたＰＤクラスが変換された
要求アドレスを保持するェントリを含まない場合には、
現在のＩＥ要求についてキャッシュ・ミスを発生する。
シノニム・ェントリ中の要求はキャッシュ・ミスを生ぜ
しめる。各キャッシュ・ミスをサービスするには、ＣＰ
間の通信が必要である。これらの規則の実現はＣＰ間の
通信を制御するＣＤの存在によって複雑になるが、これ
らのＣＤはＣＰ間の通信に起因する通常のＳＩＣ動作へ
の干渉を軽減させるために必要である。

本明細書では、相互照会されているＭＳ要求を発行する
ような発行中（ｉｓｓｎｉｎｇ）ＣＰは、かかるＭＳ要
求を発行していない遠隔（ｒｅｍｏｔｅ）ＣＰから区別
される。

発行中ＣＰ及びその関連する要素は添字（１）で識別さ
れ、たとえばＣＰ（１）、伍（１）、ＢＣＥ（１）、Ｐ
Ｄ（１）、ＳＩＣ（１）、ＣＤ（１）等のように表わさ
れる。すべての遠隔にＰ及びその関連する要素も同様に
添字（Ｒ）で識別され、たとえばＣＰ（Ｒ）、ＩＥ（Ｒ
）、ＢＣＥ（Ｒ）、ＰＤ（Ｒ）、ＳＩＣ（Ｒ）、ＣＤ（
Ｒ）等のように表わされる。キャッシュ・ミス信号が生
ずるのは、ＣＰ（１）によって要求されたダブルワード
がそのＰＤ（１）の基本又はシノニム・ェントリのいず
れによっても識別されない場合、或いはＣＰ（１）が書
込みを要求しているときその対象となるダブルワードが
ＲＯ状態と指示されている場合である。

任意のキャッシュ・ミス信号に応答して、８ＣＥ（１）
に設けられたキャッシュ制御はＳＩＣ（１）が当該ライ
ンの最新版を受取ることができるようにＣＤ（１）及び
ＣＤ（Ｒ）の相互照会を要求してシノニム及び衝突の有
無を検査し、また書込要求については要求されたライン
がＳＩＣ（Ｒ）でＲＯ状態に置かれているときこのライ
ンを無効化するようにＣＤ（１）及びＣＤ（Ｒ）の相互
照会を要求する。この相互照会の間、任意のＳＩＣ（Ｒ
）が要求されたラインを有するか杏か（即ち、衝突の有
無）を決定するために、すべてのＣＤが探索される。Ｐ
Ｄ及びＣＤをアドレスするためにＩＥからの論理アドレ
ス・ビットが使用される場合、これらのビットはＰＤ又
はＣＤ中の基本クラスをアドレスするだけで、そのシノ
ニム・クラスをアドレスするわけではない。

従って、任意のシノニム・ラインが存在するか否かを検
出するためには、ＣＰ要求から変換された絶対アドレス
について潜在的なシノニム・クラスの各々が探索されね
ばならない。相互照会及びシノニム探索はＰＤでは行わ
れないから、相互照会又はシノニム検出のためにいかな
るＰＤサイクルも充用されないのであり、従って相互照
会及びシノニム検出の役割りはＣＤが負担する。シノニ
ムの探索はＣＤ（１）で行われ、衝突の探索はＣＤ（Ｒ
）の各々で行われる。ＰＤ（Ｒ）がアクセスされるのは
、そのＣＤ（Ｒ）で衝突が検出され、従ってこのＰＤ（
Ｒ）が変更されねばならない場合だけである。ＰＤ（１
）はＣＤ（１）においてＥＸ状態にあることが見出され
たシノニムについてだけアクセスされる。ＲＯ状態のシ
ノニムはアクセスされないが、そのラインがその基本ク
ラスへ取出された後にアクセスされる。相互照会動作の
結果として衝突又はシノニムが見出される確率は低いか
ら（たとえば、５％以下）、相互照会及びシノニム探索
に応じて関連するＰＤ（Ｒ）が変更されることは殆んど
ない。かくて、もしＣＰの取出要求に対する相互照会の
結果として要求されたラインがＣＤ（Ｒ）で見出される
ならば（ライン衝突）、このラインのＥＸビットがＣＤ
（Ｒ）で検査される。もしこのＥＸビットがＲＯ状態に
あれば、このＣＤ（Ｒ）についてはそれ以上の作用は必
要ない。一方、もしこの衝突ラインについてＥＸ状態が
見出されるならば、このＣＤ（Ｒ）を制御するＳＣ（Ｒ
）はその対応するＰＤ（Ｒ）へ「ＲＯへ変更（ＡＲＯ）
」コマンドを発行しなければならない。次いで、このＰ
Ｄ（Ｒ）に対応するＢＣＥ（Ｒ）は、取出要求の対象で
あるこの衝突ラインの最終的な状態を決定するために、
変更（以下ｒＣＨ」と略す）ビット及びＥＸビットの状
態をテストする。もしＣＨビットが未変更を示すならば
、ＰＤ（Ｒ）はＥＸビットをＲＯ状態へ変更するととも
に、「ェントリをＲＯへ変更（ＣＥＲＯ）」コマンドを
その関連するＣＤ（Ｒ）へ発行する。一方、このＣＨビ
ットが当該ラィンの変更を示すならば、ＢＣＥ（Ｒ）は
そのＰＤ（Ｒ）の有効（以下「Ｖ」と略す）ビットを無
効状態へセットし、関連するＳＩＣ（Ｒ）からの当該ラ
インの吐出しを開始させ、そして「吐出（ＣＯ）」コマ
ンドをＳＣ（Ｒ）へ発行することにより、対応するＣＤ
（Ｒ）中の衝突ェントリにあるｖビットを無効状態へセ
ットさせる。

ＣＰ（１）の「書込照会（ＳＩ）」コマンドは相互照会
を開始させる。

もし衝突するラインが任意のＣＤ（Ｒ）に見出されるな
らば、このＣＤ（Ｒ）に関連するＳＣ（Ｒ）は「無効化
（ＩＮＶ）」コマンドをその関連するＰＤ（Ｒ）に発行
することにより、ＲＯ状態にある衝突ラインが検出され
るときこの衝突ラインを無効化する。もしＥＸ状態にあ
る衝突ラインが検出されるならば「吐出（ＣＯ）」コマ
ンドが発行され、これに応じてＰＤ（Ｒ）はそのＣＨビ
ットをテストするとともに、当該ラインがＲＯ状態で保
持されているか又はＥＸ状態で保持され且つ変更されて
いなければ「ライン・ェントリ無効化（ＩＬＥ）」コマ
ンドをＣＤ（Ｒ）へ発行し、当該ラインがＥＸ状態で保
持され且つ変更されているならば「吐出（ＣＯ）」コマ
ンドをＣＤ（Ｒ）へ発行する。もし外部データ・コント
ローラ（ＥＸＤＣ）又はサービス・プロセッサ（ＳＶＰ
）がＭＳに対する取出又は書込要求を開始したならば、
各ＣＤ（Ｒ）はそのＳＩＣ（Ｒ）が衝突データを有する
か杏かを決定するために、この要求のアドレスについて
相互照会されねばならない。

外部データ・コントローラ（ＥＸＤＣ）又はサービス・
プロセッサ（ＳＶＰ）からの書込又は取出要求があると
き、任意のＣＤ（Ｒ）が衝突ラインをＥＸ状態又はＲＯ
状態で保持していることが見出されるならば、このＣＤ
（Ｒ）はそのＰＤ（Ｒ）と通信して変更されていない当
該ラインを無効化するか、又は変更されている当該ライ
ンを吐出した後これを無効化する。以下の表一１には、
可能なすべての要求タイプ、共有指示の初期及び最終状
態、衝突ラインを有するＣＰのＣＤ及びＰＤ間のコマン
ド、ＣＤ中のＣＨビットの効果が要約されている。

−− １ ライン・ヱントリ無効化（ＩＬＥ）：ＢＣＥ（Ｒ）はこ
のＩＬＥコマンドをＣＤ（Ｒ）へ送り、ＣＤ（Ｒ）中の
指定されたライン・ェントリを無効化する。

吐出（ＣＯ）：ＢＣＥ（Ｒ）は要求アドレスを有するラ
インを、ＳＩＣ（Ｒ）からＢＣＥ（Ｒ）中のライン書込
みバッファ（ＬＳＢ）を通して、ＭＳへ転送する。

この転送の完了時に、ＣＤ（Ｒ）の該当ェントリは無効
化される。ＲＯへ変更（ＡＲＯ）：これはＢＣＥ（Ｒ）
のコマンドであり、ＳＣ（Ｒ）に対しＣＤ（Ｒ）中のＥ
ＸビットをＲＯ状態へ変更するように指示する。

ＲＯへェントリ変更（ＣＥＲＯ）：これはＢＣＥ（Ｒ）
のコマンドであり、ＳＣ（Ｒ）に対しＣＤ（Ｒ）中のＥ
ＸビットをＲＯ状態へ変更するように指示する。ＲＯへ
変更（ＡＴＲＯ）：これはＣＤ（Ｒ）からＣＤ（１）へ
与えられるＳＣ制御信号であり、ＰＤ（１）中のＥＸビ
ットをＲＯ状態へ変更させる。

相互照会動作の保全性を維持するために、多重処理シス
テム中のすべてのＣＤは同時に探索される。従って、す
べてのＣＤは、キャッシュ・ミスを生ぜしめた各ＣＰ要
求中のライン・アドレスに一致するライン・アドレスに
ついて、同時に調べられる。またＣＤ探索動作の各々は
、要求されたラインに対するすべてのシノニム位置にお
ける任意の一致をも検出する。もしこの探索動作の間に
ＣＤ中の一致がまったく検出されなければ、キャッシュ
・ミスに起因する当該ライン取出要求はＭＳ中で直ちに
アクセスされる。もしＣＤ（１）中のＥＸ状態にあるシ
ノニムについて一致が検出されるならば、当該ライン取
出要求はキャンセルされ、そしてＳＩＣ（１）中のシノ
ニム位置で、ｍアクセスが行われる。もしＣＤ（Ｒ）中
の基本クラス又はシノニム・クラスで一致が検出される
ならば、ＣＤ（１）へ衝突信号が与えられ、そしてＳに
（１）へライン取出しが行われる前にＳに（１）及び／
又はＳＩＣ（Ｒ）からＭＳへ必要な吐出しが行われる。
ＣＤ（１）で検出されたＲＯ状態のシノニムは、ＭＳか
らのライン取出が事後的に行われるという点で、衝突と
同様に処理される。ＣＤで衝突を検出された任意の取出
要求はＳＣ（１）のコマンド・キューに保持され、そし
て任意の吐出ラインがＳＩＣ（１）からライン書込バッ
ファ（ＬＳＢ）に完全に書込まれた後にＭＳへ再発行さ
れるということである。これらのコマンド・キュー及び
そのＳＣ制御は、米国特許第４１３６３８６号に記載さ
れている。ＳＣはＭＳとＢＣＥの間及びＭＳと外部デー
タ・コントローラ（ＥＸＤＣ）の間を７２ビット（６４
データ・ビット＋斑ＣＣビット）幅の双方向バスで薮続
し、このバスを介してコマンド及びデータを転送する。

ＢＣＥ（１）ミス・コマンドに対するＣＤ（１）中の種
々のシノニム及び非−シノニム検出条件は、以下の表−
２に表わされている。

内容を簡潔にするために、表−２では次の略語、即ちＬ
Ｆ（ライン取出し）及びＦＴＨ（書込照会ビットＳＩの
取出要求状態）が使用されている。■ 船 実施態様の詳細な説明 所与のライン取出しのためにＢＣＥ（１）ミス・コマン
ドが生ずると、このコマンド‘こ応じて各ＣＤ（Ｒ）の
基本及びシノニム・クラスで衝突が探索されるのと同時
に、ＳＣ（１）はＣＤ（１）の同じクラスでシノニムを
探索する。

第３Ｂ図に図示されたＢＣＥ（１）ミス・コマンドのビ
ット位置ＥＸ及びＳＩは、ＣＤ（１）中に見出されうる
任意のシノニムをＳＣ（１）がどのように処理するかと
いうことを制御するとともに、このＣＤ（１）中で見出
されたシノニム・ェントリのＥＸビットの設定を制御す
る。ＣＤ（１）のための出力比較回路はＣＤ（１）にお
ける任意のシノニムの存在を検出する。ＥＸ状態のシノ
ニム・ェントリ（ＥＸシノニム・ェントリ）はＥＸ比較
信号によって検出され、ＲＯ状態のシノニム・ェントリ
（ＲＯシノニム・ェントリ）はＲＯ比較信号によって検
出される。任意のＣＰからの取出又は書込（ＳＩ）要求
がＣＤ（１）中でＥＸシノニムを検出する場合、このシ
／ニム・クラス・ェントリがＳＣ（１）によって決定さ
れ、そしてそのアドレスがＰＤ（１）へ送られるので、
ＣＰ（１）は要求されたデータをＳＩＣ（１）中のシノ
ニム位置でアクセスすることができる。

しかしながら、任意のＣＰからの取出又は書込要求がＲ
Ｏ状態のシノニム・ェントリを見出すならば、この要求
はＳＩＣ（１）中のＲＯシノニム・ラインをアクセスす
ることはしないで、Ｓに（１）中の基本クラスへのライ
ン取出しのためにＰＤ（１）及びＣＤ（１）の基本クラ
スへ置かれた新しいェントリをアクセスする。

次いで、ＣＰ（１）はこの基本クラス中のデータをアク
セスする。ＲＯシノニム・ラインはＲＯ取出要求によっ
てアクセスされないが、このシノニム・ラインはＳに（
１）で有効に留まるので、ＳＩＣ（１）には当該ライン
の２つのコピーが存在することになる。

また、ＲＯシノニムは書込（ＳＩ）要求によってアクセ
スされないが、かかる要求は常にＥＸと指示されるから
、２重のェントリは許容されない。つまり、多重処理シ
ステムのすべてのＳＩＣには、所与のラインについて一
度に１つのＥＸェントリしか与えることができない、と
いうことである。従って、ライン取出し‘ま基本クラス
中の位置へ行われ、そこでそのェントリはＥＸ状態へ設
定され、そしてそのＲＯシノニム・ェントリは無効化さ
れる。かくて、ＲＯ取出要求の結果として、ＲＯシノニ
ムが無視され且つそのシノニム・ラインがＳＩＣ（１）
中の基本位置へ有効にコピーされる。

このようにすると、後続のＩＥ要求はＳＩＣ（１）の基
本位置にデータを見出し、キャッシュ・ミスを発生しな
いので、それに伴うライン取出しや相互照会のオーバー
ヘッドをなくすことができ、従ってこの同じラインに対
する後続要求のアクセス時間を著しく改善することがで
きる。平均すると、かかるラインに対する後続アクセス
について取除かれるオーバーヘッドは、最初のライン取
出しやこのラインを基本位置へコピーする際の潜在的な
置換オーバーヘッドよりも価値がある。ＩＥ取出要求の
結果としてＲＯシノニム・ラインのコピーがＳＩＣ（１
）中の基本位置へ置かれた後、ＣＤ（１）及びＰＤ（１
）並びにＳＩＣ（１）中のＲＯシノニム・ェント川ま有
効に留まるので、これを使用することができる。

従って、この新しい基本位置はＳＩＣ中のラインを重複
させるので、これらはともにＲＯ状態へ設定されねばな
らない。このＲＯシノニム・ラインを無効化しないのは
、ＣＰ（１）でデイスパツチされた他のプログラムにつ
いてはこのシノニム位置が基本位置となる場合があり、
従ってこのＲＯシノニム・ラインをこの時点で無効化す
る必要はないからである。たとえば、一方のプログラム
がＳＩＣ中の或る位置をシノニム位簿として検出するの
に対し、他方のプログラムがこの同じ位置を基本位置と
して検出する場合がある。というのは、基本／シノニム
の関係は要求アドレスに対し常に相対的であり、そして
このことはＩＥ取出及び書込照会（ＳＩ）要求の両方に
ついて生じうるからである。書込照会（ＳＩ）要求がＲ
Ｏシノニムを見出す場合、これはＲＯシノニムをＥＸ状
態へ変更するか、又は当該ラインを基本クラス中にある
４つのセット位置の１つへＥＸェントリとして移動しな
ければならない。

なぜなら、書込照会（ＳＩ）要求はＥＸラインをＳＩＣ
（１）へ書込むことができるだけであり、そしてこのラ
インはＳＩＣ（１）又はＳＩＣ（Ｒ）のいずれにおいて
も重複させることができないからである。ＲＯシノニム
を無効化する場合には基本ェントリを選択することが望
ましいが、これは同じラインに対する後続アクセスが生
じた際に前記した理由でキャッシュ・ミスのオーバーヘ
ツドを取除くことができるからである。ＲＯ状態にある
任意のェントリをＥＸ状態へ変更すると、他のすべての
ＳＩＣを検査し且つ対応する他の任意のＲＯヱントリを
無効化するという相互照会のオーバーヘッドが加わる。
Ｅ取出及び書込要求のほぼ９５％はＳＩＣ（１）をアク
セスすることによって充足されるが、これはこのコマン
ド‘こよって必要とされるデータの大部分をＳＩＣ（１
）で直ちに利用することができるからである。

キャッシュ・ミスを生ぜしめる残りの僅かな要求につい
ては、ＣＤ（１）がＥＸシノニムのキャッシュ−アドレ
スをＰＤ（１）へ報告するか又はＣＤ（１）におけるＥ
Ｘシノニムの不在が見出され且つ要求されたダブルワー
ドを含むラインがＭＳからＳＩＣ（１）へ取出されるま
で、この要求を充足させることはできない。ライン取出
しが行われる前に、幾つかの重要なハウスキーピング機
能が遂行されねばならない。最初の機能は、Ｓに（１）
に要求されたラインのスペースを確保することである。
もしこのスペースがなければ、第５図のＬＲＵ（Ｌｅａ
ｓｔ−ＲｅｃｅｎｔｌｙＵｓｅｄ）回路４２はアドレス
されたＰＤクラスにある４セット位置のうちどの位置が
取出すべきラインのアドレスを受取るかということを決
定しなければならない。もしこの位置に現在置かれてい
る有効なライン・アドレスに任意の変更データがあれば
、新しいラインがＳＩＣ（１）へロードされる前に、前
記変更データを含むラインをライン書込バッファ（瓜Ｂ
）へ吐出してＳＩＣ（１）中にスペースを作らなければ
ならない。また、新しいラインがＭＳから取出される前
に、ＭＳがこの新しいラインの最新版を有することを確
認しなければならない。このため、他のＳＩＣ（Ｒ）が
このラインの変更版を保持していないことを決定すべく
、すべてのＣＤが相互照会される。変更されたラインの
存在が確認されるのは、任意のＣＤ（Ｒ）が衝突ライン
を有し且つその関連するＰＤ（Ｒ）のＣＨビットがセッ
ト状態にあることが見出される場合である。第３Ａ図に
図示されるように、ＢＣＥへ与えられるＩＥコマンドは
命令又はオペランドのダブルヮード‘こ対する論理アド
レス（即ち、仮想アドレス又は実アドレス）を含むこと
がある。

第５図のＢＣＥ制御回路において、ＩＥコマンド中の書
込照会（ＳＩ）要求ビット又は取出要求ビットは、この
ｍ要求をＢＣＥ（１）へ形式化して与えるために、その
ＢＣＥ優先回路３７へ入力される。ＢＣＥ優先回路３７
の出力線４８は、ＢＣＥ（１）がこの世コマンドに優先
権を与えたことを示す。第５図のＢＣＥ制御回路におい
て、ｍコマンド中の論理アドレスは線２２を介してＢＣ
Ｅアドレス・レジスタ３１に受取られ、そこから絶対ア
ドレスを与える通常の変換及びプリフィクス制御３２へ
供給される。殆んどの場合、絶対アドレスは変換索引緩
衝機構（ＤＬＡＴ）３４から直ちに得られるが、もし絶
対アドレスがＤＬＡＴ３４になければ、動的アドレス変
換機構（ＤＡＴ）３３がアドレス変換を行い、その変換
された絶対アドレスをＤＬＡＴ３４に置く。このように
して変換された要求の絶対アドレスが、絶対アドレス・
レジス夕３６に置かれる。このＤＬＡＴ動作と同時に、
ＢＣＥアドレス・レジスタ３１は論理アドレスのビット
１９−２４をクラス・アドレスとしてＰＤクラス・アド
レス制御回路４１（詳細は第１４図）へ出力するので、
該回路はこれに応じて４セットのライン・ェントリを含
むＰＤ６２の１つのＰＤクラス・ェントリを選択する。

ビット１９−２４はＳＩＣ６３中にある６４クラスのう
ち１つのクラスを選択する。また絶対アドレス・レジス
夕３６の出力は、この絶対アドレスに一致する選択され
たクラス中の任意のライン・ェントリを選択するために
、ＰＤ６２中の通常のセット・アソシアティブ式アドレ
ス比較回路へ供給される。第１７図はこのアドレス比較
回路を含むキャッシュ・ミス検出回路を詳細に示してい
る。もし一致が得られなければ、どの選択出力も付勢さ
れないので、キャッシュ・ミス信号が供給される。一方
、一致が得られるならば、一致したＰＤ６２中のェント
リに関連するＳＩＣ６３のライン・ロケーションにデー
タが存在するので、要求されたダブルワードがこのライ
ンでアクセスされる。もしキャッシュ・ミス信号が生ず
るならば、ＬＲＵ回路４２は同じＰＤクラス中で最も長
い間便用されなかったェントリ（即ち、セットＡ−Ｄの
いずれか）を選択し、該ェントリがＭＳから敬出すべき
ラインのタグを受取るようにする。

もしこの選択されたライン・ェントリ中のＶビットがオ
フであるか、又はＶビットがオンで且つＣＨビットがオ
フであれば、このライン・ェントリは新しいラインのた
めに直ちに利用することができる。一方、もしＶビット
がオンで且つＣＨビットもオンであれば、変更されたラ
インがこのェント川こ現に置かれていることになるので
、このラインはＳＩＣ６３によって新しいラインが受取
られる前に吐出されねばならない。キャッシュ・ミス信
号が生ずるときはいつでも、第３Ｂ図に示す如きＢＣＥ
ミス・コマンドがＢＣＥ（１）で発生され、ＳＣ（１）
へ送られるので、これに応じて取出すべきラインがＭＳ
から要求されるとともに、相互照会動作が開始される。

このＢＣＥミス・コマンドは、ＢＣＥアドレス・レジス
夕３１から要求されたデータの絶対アドレスを受取るＢ
ＣＥコマンド／データ・レジスタ４５で形成される。ま
たこのＢＣＥミス・コマンドは、ＬＲＵ回路４２からの
ＰＤセット・フィールド、ＩＥコマンド中の取出要求ビ
ット又は書込照会（ＳＩ）要求ビットを符号化する如き
ＯＰ符号回路３８からのＯＰコード・フィールド、取出
すべき又は書込むべきライン中のダブルワードの数を示
す如きダブルワード長回路３９からのＤＷ長フィールド
、当該ミス・コマンドがＩＥからの書込又は取出コマン
ドのどちらに起因するかを示す如き書込照会（ＳＩ）要
求フィールド、伍がデータをＥＸ又はＲＯ状態のどちら
で要求したかを示す如きＥＸ信号（ＥＸＳＩＧ）フィー
ルドを受取る。プロセッサ識別子（以下「ＰＩＤ」と略
す）フィールドはＢＣＥ（１）によっては転送されない
が、このコマンドを受取るときＳＣ（１）によって挿入
される。このフィールドは、このコマンドを発行したプ
ロセッサを識別するために、相互照会動作の間に使用さ
れる。というのは、相互照会動作の間には、１以上のＣ
Ｐ及び外部データ・コントローラ（ＥＸＤＣ）やサービ
ス・プロセッサ（ＳＶＰ）を含む多数のプロセッサから
のコマンドが使用されるからである。ＢＣＥ要求トリガ
４３はＡＮＤ回路４７によってセットされ、該回路はＢ
ＣＥ優先回路３７がＩＥコマンドを受諾し且つキャッシ
ュ・ミス信号が生じた後にＢＣＥ優先回路３７からの信
号を受取る。

ＳＣ中に設けられた第６図のＰＩＲ優先回路１０１はＳ
ＣがＢＣＥコマンドを受諾すべきか否かを決定し、そし
て受諾したＢＣＥコマンドをＳＣ中のＰＩＲＩ０３へゲ
ートする。ＰＩＤ符号回路１０２はＰＩＲ優先回路１０
１によってそのコマンドを受諾されたプロセッサのＰＩ
Ｄを符号化し、これをＰＩＲＩ０３中のコマンドへ挿入
する。相互照会レジスタ（以下「ＸＩＲＪと略す）１０
４は次のマシン・サイクルの間にＰＩＲＩ０３からのコ
マンドを受取る。ＸＩＲ優先回路１１０はＸＩＲＩ０４
中のコマンドをゲート１２２を介してディレクトリ・レ
ジスター２１へゲートすべきか否かを決定する。

ディレクトリ・レジスター２１へゲートされたコマンド
は、第７図へ送られ、かくて相互照会動作を開始させる
。第７図は、ＣＤＯ及びＣＤ２を含む１つのＳＣに対す
る制御回路を表わす。もしＣＤＩ及びＣＤ３を有する他
のＳＣがあれば、このＳＣはＸＩＲＩ０４から相互照会
（ＸＩ）バス１９を介してこれらの信号を同時に受取る
。これはすべてのＳＣに設けられたすべてのＣＤの同時
的な探索を開始させる。ＸＩバス１９中のＸＩ探索同期
線１１１は複数のＳＣを相互接続し、これにより同じマ
シン・サイクル中のすべてのＣＤ探索を同期させる。こ
の探索は、ディレクトリ・レジスタ１２１に現に置かれ
ているラインの絶対アドレスについて行われる。ＸＩＲ
優先回路１１０の出力が付勢されると、それに応じてＳ
Ｃ（１）使用中トリガ１１２がセットされる。

もし任意のＣＤが探索されたアドレスを見出すならば、
これは第８Ｂ図に示したＣＤＯのための線１３０（又は
他のＣＤの対応する線１３０）を介して衝突信号を発生
する。第８Ａ図〜第８Ｃ図は、ＣＤ並蔓突トリガ１３７
から線１３０にＣＤＯ衝突信号を発生するためのＳＣ回
路を示す。一般に、衝突はＣＤ（Ｒ）にのみ見出されう
る。

ＣＤ（１）が衝突を見出すのは、シノニム・クラスにＲ
Ｏ状態の一致が検出される場合である。各ＣＤはその対
応するＰＤに見出されるすべてのラインに対するェント
リを有するけれども、各ＣＤはその対応するＰＤに見出
されるすべての情報を必ずしも有する必要はない。

本発明の実施態様では、各ＣＤは第２８図に示されたタ
グ情報、即ち各ラインのＶビット、ＥＸビット及び絶対
アドレスの上位ビット８−２０を含むタグ情報を有する
にすぎない。ＰＤの各ライン・ェントリに見出されるタ
グ情報は、第２Ａ図に示されている。またＰＤの各ライ
ン・ェントリは、記憶保護キー、取出保護（Ｆ）ビット
、ライン変更（ＬＮＣＨ）ビット及びページ変更（ＰＧ
ＣＨ）ビットを含む。これらの追加的なタグ・ビットの
うち本発明に特に関係するのは、ライン変更（ＬＮＣＨ
）ビットである。このビットは対応するラインが関連す
るＳＩＣ中で変更されているか否かを示し、以下では簡
単のためにＣＨビットと称することにする。ＣＤの更新
様式は第８Ａ図の諸回路によって制御され、該回路はＣ
Ｄへェントリを挿入又はそのェントリを変更するような
第８Ｃ図のＣＤ入力レジス夕に対する諸入力を制御する
。一般に、各ＩＥはその関連するＢＣＥへ取出及び書込
要求を送る。

書込要求は常に排他的に要求される。命令取出要求はＲ
Ｏ指示で以て要求され、一方、オペランド取出要求はＥ
Ｘ指示で以て要求される。特殊な状況では、ＩＥによっ
て排他的なオペランド取出しが要求されたとしても、要
求されたラインのＥＸビットをＲＯ状態にセットするこ
とが行われる。もしＩＥ（１）によってオペランド取出
が排他的に要求され且つＰＤ（１）によってＥＸビット
がオフであることが見出されるならば、衝突ラインがＲ
Ｏ状態にあることがわかるから、この取出要求について
はキャッシュ・ミスは生じないのであり、従ってＳＩＣ
（１）のアクセスが許容され、また相互照会動作は行わ
れない。もしＩＥ（１）のオペランド敬出要求がＰＤ（
１）の基本クラスにそのアドレスを見出さないならば、
キャッシュ・ミスが生じるとともに、すべてのＣＤ（Ｒ
）において相互照会動作が行われることになる。相互照
会された排他的な取出要求コマンドについてＣＤ（Ｒ）
が衝突アドレスを見出すときはいつでも、このＣＤ（Ｒ
）に関連するＳＣ（Ｒ）はそのＥＸビットの状態を調べ
なければならない。もし衝突ラインのＥＸビットがＲＯ
状態にセットされているならば、ＣＤ（Ｒ）はＣＤ（１
）に関連するＳＣ（１）へｒＲＯへ変更（ＡＴＲＯ）」
信号を送ることにより、ＳＣ（１）がＣＤ（１）及びＰ
Ｄ（１）と通信してそれらのＥＸビットをＲＯ状態へ変
更することを可能にする。というのは、このＥＸビット
は、ｍ要求によって最初にＥＸ状態へセットされたから
である。一方、もしＣＤ（Ｒ）が相互照会された排他的
な取出要求コマンド‘こついてＥＸ状態にセットされて
いるＥＸビットを見出すならば、このＣＤ（Ｒ）に関連
するＳＣ（Ｒ）は第３Ｃ図に示す如き「ＲＯへ変更（Ａ
ＲＯ）」コマンドをＰＤ（Ｒ）へ送る。このＳＣコマン
ドは、衝突ヱントリが見出されたＣＤ（Ｒ）中のクラス
及びセット・アドレスを含み、またＰＤ（Ｒ）中の各ラ
インに関連する「吐出（ＣＯ）」コマンド・ビット、「
無効化（…Ｖ）」コマンド・ビット及び「ＲＯへ変更（
ＡＲＯ）」コマンド・ビットを含む。しかしながら、も
し衝突アドレスに対するＥＸビットがＥＸ状態へセット
されていることをＣＤ（１）が見出すならば、ＣＤ（１
）はＳＩＣ（１）中のシノニム位置をアクセスするため
にＰＤ（１）へＥＸシノニム信号を送る（第８Ａ図、第
９図、第１２図、第１４図参照）。種々の状況で発生さ
れる種々のＳＣコマンドは前記の表一１に要約されてい
るが、これらのＳＣコマンドはＩＥ要求のタイプ、ＰＩ
Ｄ及びＣＤ（Ｒ）に見出される任意の衝突ェント川こ対
するＥＸビットのセッティングに依存する。ＳＣコマン
ドがＢＣＥ（Ｒ）によって受取られる場合、このＢＣＥ
（Ｒ）は第３Ｄ図に示す如きコマンド応答を表一１に従
って決定する。表−１は、ＢＣＥコマンドがＰＤ（Ｒ）
中のＣＨビットの状態にどのように依存するかを示して
いる。本発明については、特定のコマンド応答は、コマ
ンド要求のタイプ、そのＰｍ及びＥＸビットの状態に依
存する。もし任意のＣＤ中で衝突が見出されるならば、
ＢＣＥ（１）ミス・コマンドの実行は延期され、そして
ＢＣＥ（Ｒ）が「ライン・ェントリ無効化（ＩＬＥ）」
、「吐出（ＣＯ）」又は「ＲＯへェントリ変更（ＣＥＲ
Ｏ）」を要求するＣＤ（Ｒ）のコマンドに応答するまで
、このコマンドはＳＣ（１）中のコマンド・キューに保
持される。

もしＢＣＥ（Ｒ）が「ＲＯへ変更（ＡＲＯ）」コマンド
を受取り且つ衝突ラインに対するＣＨビットがＰＤ（Ｒ
）中でオンであれば、ＳＩＣ（Ｒ）からの吐出が必要と
なる。

この吐出が開始されるのは、ＰＤ（Ｒ）がＳＣからの′
ＲＯへ変更（ＡＲＯ）」コマンドを受諾し且つ衝突ライ
ンに対するＣＨビットがオンであることを見出す場合で
ある。８ＣＥは「吐出（ＣＯ）」コマンドで以てこのＳ
Ｃに応答し、該ＳＣはＣＤ（Ｒ）中のそのェントリに対
するＶビットをオフにセットする。

もしＣＨビットがオフであれば、このラインは変更され
ていないので、ＢＣＥ（Ｒ）はそのＥＸビットをＲＯ状
態にリセットするとともに、「ＲＯへェントリ変更（Ｃ
ＥＲＯ）」コマンドを対応するＣＤ（Ｒ）へ発行するこ
とにより、ＣＤ（Ｒ）がこのラインに対応するＥＸビッ
トをＲＯ状態へセットすることを可能にする。このコマ
ンド‘こより、ＳＣ（１）のコマンド・キューからＢＣ
Ｅ（１）ミス・コマンドが取出され、そして相互照会動
作が再び行われる。「ＲＯへェントリ変更（ＣＥＲＯ）
」コマンド‘こ応答して、ＣＤ（Ｒ）はそのＥＸビット
をＲＯ状態へ変更する。次いで、ＢＣＥ（Ｅ）ミス・コ
マンドの次の反復処理によりＣＤ（Ｒ）ェントリ中のＲ
Ｏ状態が見出されると、ＣＤ（１）に関連するＳＣ（１
）へ「ＲＯへ変更（ＡＴＲＯ）」信号が与えられるので
、このラインに対するＥＸビットがＲＯ状態へセットさ
れる。この動作のためのハードウェアは、第５図、第７
図及び第８Ａ図〜第８Ｃ図に示されている。「ＲＯへ変
更（ＡＴＲＯ）」信号がＣＤ（１）によって受取られる
と、ＣＤ（１）は「ＲＯＤ（ＲＯ指示）」信号を発生し
、これを対応するＰＤ（１）に送ることにより、このラ
インに対するそのＥＸビットをＲＯ状態ヘリセットさせ
る。この結果、それ以後はこのラインがＳＩＣ（１）に
ＲＯ状態で保持されること、そして衝突を見出したＳＩ
Ｃ（Ｒ）の各々でもＲＯ状態で保持されることが指示さ
れる。ＭＳに関連するすべてのコマンドはＳＣにおける
順序づけ制御の諸段階を通して扱われるので、任意の時
間には、種々のコマンドがＳＣにおける種々の段階で同
時的に処理されていることがありうる。

ＢＣＥの取出及び書込コマンドの通常の順序づけは、以
下で説明する動作を含む。

相互照会動作が行われている同じ期間中に、このコマン
ドはその記憶保護キーの記憶保護例外をＳＣ中で検査さ
れる（特顔昭５５一７８４４３号明細書参照）。

またこのＳＣは、このコマンドのアドレスによって必要
とされる基本記憶モジュール（ＢＳＭ）及びそのＢＳＭ
コントローラの利用可能性をも検査する（侍願昭５４−
１３４３１１号明細書参照）。

もしこのＢＳＭが使用中でなければ、このＭＳコマンド
は該ＢＳＭへ直ちに送られる。一方、この斑Ｍが使用中
であることが見出されるか及び／又は衝突が見出される
ならば、このコマンドはＳＣコマンド・キューに保留さ
れ、かくてこの斑Ｍが利用可能になるとき及び／又は衝
突が解決するとき再発行されうる。相互照会動作の反復
が完了するたびに、このＭＳコマンドのステータスはコ
マンド・キュー中で再び更新される。必要とされる既Ｍ
の既ＭコントローラがＳＣからＭＳコマンドを受取った
後、このＢＳＭコントローラは（先行するＭＳアクセス
が進行中であるか否かに依存して）ＭＳアクセスを直ち
に開始させる場合もあるし、そうでない場合もある。

ＢＳＭコントローラは、ＳＣに対し、データ・レディ状
態が存在する場合を通知する。ＣＰのサイクル時間に比
較してＭＳのアクセス時間はかなり長いので、ＢＳＭコ
ントローラがデー夕・レディ状態を通知するまでに、Ｓ
ＣはこのＭＳコマンド‘こ関係するすべてのステ−タス
検査を完了しているのが普通である。

もし衝突又は記憶保護例外が検出されるならば、ＭＳデ
ータ転送段階の動作はキャンセルされ、そして衝突状態
が解決した後に再発行されうる。しかしながら、殆んど
のＭＳコマンドについては衝突又は記憶保護例外は検出
されないのが普通であるから、ＭＳ及びＣＰのデータ転
送経路がともに使用中でないことをＳＣが検査した後に
直ちにデータ転送が開始する。各ＢＣＥミス・コマンド
の結果として、１〜３ラインのＭＳアクセスが行われる
。

ＥＸシノニムを除くと、このＢＣＥミス・コマンドはＭ
ＳからＳに（１）へのライン取出しを必要とする。この
場合において、ＬＲＵ回路４２（第５図）によって選択
された位置が有効な変更ラインで占有されているときに
は、このライン取出いこ必要なスペースを作るためにＳ
ＩＣ（１）からのライン吐出しが行われねばならない。
もし要求されたラインが任意のＳＩＣ（Ｒ）で更新され
たことが相互照会動作によって見出されるならば、この
ラインはＳＩＣ（１）によって受取られる前にＳに（Ｒ
）から吐出されねばならない。前記した３段階の制御、
即ちＢＣＥコマンド処理、ＭＳアクセス制御及びデータ
転送は、ＳＣ中でそれぞれ独立して扱われる。

各段階の制御は、該段階が先行コマンドの処理を終了す
ると、新しいコマンドの処理を直ちに開始することがで
きる。従って、複数の段階制御により、複数のコマンド
をＳＣ中で同時に処理することができる。第４Ａ図〜第
４Ｇ図は、ＣＨビットがオンの衝突を有し且つライン取
出しの前にＳＩＣ（１）及びＳに（Ｒ）からの２つのラ
イン吐出しを必要とするような８ＣＥミス要求のタイミ
ング順序を示す。

第４日図〜第４Ｍ図は、ライン取出しの前にＳに（１）
からのライン吐出しだけを必要とするようなＢＣＥミス
要求のタイミング順序を示す。第４Ａ図を参照するに、
ここではキャッシュ−ミスの後に、ＳＩＣ（１）中にあ
る有効な変更ラインの１６ダブルワード（ＤＷ）をその
ライン書込みバッファへ吐出すことによって、要求され
たライン取出しのためのスペースをＳＩＣ（１）中に作
ることが示されている。この吐出し‘ま第５図のライン
書込みバッファ（ＬＳＢ）５１を使用して行われ、ＬＳ
Ｂ５１中の吐出しラインがＭＳへ書込まれる前にＳＩＣ
（１）が取出ラインを直ちに受取ることができるように
される。このようにすると、そのダブルワード力ＳＩＣ
（１）からＭＳへ直接に転送される場合に比較して、Ｃ
Ｐ（１）は敬出ラインを一層速かに利用することができ
る。かくて、第４Ａ図の第１サイクルにおいて、ＰＤ（
１）が探索され、その結果としてミスが見出されると、
ＢＣＥミス・コマンドがＳＣ（１）へ送られ、そしてＬ
ＲＵ回路４２は取出ラインを受取るべきＳＩＣ（１）の
位置を選択する。この位置は現時点では他の有効な変更
ラインによって占有されているので、該変更ラインの１
６ダブルワード（ＤＷＯ〜ＤＷ１ ５）は後続する１６
サイクルの間にＳＩＣ（１）６３からはＢ（１）５１へ
吐出され、これによりＳＩＣ（１）中の該位置を空にす
る。Ｓに（１）６３からＬＳＢ（１）５ １へ最後のダ
ブルワードが転送されると、ＳＩＣ（１）６３は相互照
会動作の完了時に取出ラインを受取ることができるよう
になる。第４Ｂ図を参照するに、このＳＩＣ（１）の吐
出しと並行して、ＳＣ（１）はＢＣＥ（１）がその要求
をＩＥ（１）から受取った２サイクル後に第６図のＰＩ
Ｒ（１）１０３にＢＣＥミス・コマンドを受取る。

次のサイクルには、このコマンドはＸＩＲ（１）１０４
によって受取られる。後続サイクルの間にＸＩＲ優先権
が第６図のＸＩＲ優先回路１ １０によって与えられる
と、このコマンドはゲート１２２を介してＳＣ（１）中
のディレクトリ・レジスタ１２１へ転送され、それと同
時にＸＩバス１９及びゲート１２３を介してＳＣ（Ｒ）
のディレクトリ・レジスター２１へ転送される。ここで
第４Ｃ図を参照するに、この複数サイクルの間にすべて
のＣＤの基本クラス及びシノニム・クラスがＢＣＥコマ
ンドのアドレスについて１サイクルあたり１クラスずつ
探索される。

次のサイクル中、すべてのＳＣはこれらの探索から得ら
れる任意のＭ円（多重プロセッサ）衝突信号を待機し且
つこれを受取る。もし任意のＣＤ（Ｒ）でアドレス衝突
が見出され、そしてこのラインのＥＸビットがオンであ
れば、そのＳＣ（Ｒ）は第４Ｄ図の第１サイクルに示す
ように第８Ｂ図のＳＣコマンド・レジスタ２０１からそ
のＢＣＥ（Ｒ）にある第５図のＳＣコマンド・レジスタ
６５へ「ＲＯへ変更（ＡＲＯ）」コマンドを送る。次の
サイクルには、このコマンドを受取ったＢＣＥ（Ｒ）は
該コマンドによってアドレスされているＰＤ（Ｒ）中の
ラインに対するＣＨビットをテストする。第１６図には
、任意の選択されたＰＤ出力レジスタにおけるＣＨビッ
トの状態をテストするための回路が詳細に示されている
。

第４Ｄ図の次のサイクル中に、ＣＨビットがオンであれ
ば、ＢＣＥ（Ｒ）は第５図に示したそのコマンド・レジ
ス夕４５からＳＣのＰＩＲＩ０３へ「吐出（ＣＯ）」コ
マンドを送る。

第４Ｄ図の第３サイクルにおいて、ＰＤ（Ｒ）は当該ェ
ントリを無効化し且つＳＣ（Ｒ）へ「吐出（ＣＯ）」コ
マンドを送るＢＣＥ（Ｒ）によって更新される。

この場合、ＳＣはＰＤ（１）の絶対アドレス・ビット６
−２４を第８Ｃ図の吐出アドレス・レジスタ２ １ １
にロードし、そしてＣＤ（Ｒ）は当該ヱントリを無効化
するそのＳＣによつて更新される。次いで、第４Ｄ図の
第４サイクルの間に、ＳＩＣ（Ｒ）中にあるアドレスさ
れたラインの第１ダブルワードＤＷＯを瓜Ｂ（Ｒ）へ転
送することによって吐出しが開始され、当該ラインの第
１６ダブルワードＤＷ１５が山Ｂ（Ｒ）に受取られるま
で継続される。この後、第４Ｅ図に示すように、ＬＳＢ
（Ｒ）は更新されたラインをＭＳへ与えるので、このラ
インは第４Ｇ図に示す如きＳに（１）へのライン取出し
のために利用することができるようになる。というのは
、第４Ｃ図の相互照会動作はこの時点までには恐らく完
了しているからである。相互照会動作の完了を検査する
ために、第４Ｃ図の第１サイクルに再入し、すべてのＣ
Ｄを再び探索して任意の衝突が依然として存在するか否
かを決定することが行われる。この時点には、これは一
般に完了されていることが見出される。もし衝突が見出
されなければ、第４Ｇ図に示す如きライン取出しが開始
される。かくて、もしＳＩＣ（Ｒ）からＬＳＢ（Ｒ）へ
のライン吐出しとＳＩＣ（１）からはＢ（１）へのライ
ン吐出しが両者ともに必要とされるのであれば、これら
の吐出しを並行して行うことができる。

第４Ｇ図に示す如きＭＳからのライン取出しを開始する
ことができるのは、第４Ｅ図に示す如きＬＳＢ（Ｒ）か
らＭＳへの変更ラインの吐出しが完了した場合、即ちそ
の第１６ダブルワードＤＷ１５の吐出しが完了した場合
である。ライン取出し‘ま要求されたダブルワード（Ｎ
）、即ちキャッシュ・ミスを生ぜしめたＩＥコマンドに
よって要求されたアドレスＮのダプルワ−ドで開始する
。１６ダブルワードの取出し‘ま、Ｓに（１）への第１
６ダブルワード（Ｎ−１）で終る前に、当該ラインの開
始点へ循環してもよい。

任意のＬＳＢからＭＳへの吐出転送は、第８Ｃ図の吐出
アドレス・レジスタ２１１に置かれた当該ラインの絶対
アドレスによって制御される。

この絶対アドレスは、第６図のディレクトリ・レジスタ
ー２１に現に置かれているコマンドからＳＣに受取られ
る。ＭＳへのライン吐出しが完了した場合、ＳＣはＢＣ
Ｅ（Ｒ）へ吐出完了信号を与え、該ＢＣＥ（Ｒ）は吐出
しが成功し且つ当該ラインがＭＳで利用可能であること
をすべての状態が示すとき第１４図のその吐出完了トリ
ガをセットする。吐出完了トリガの出力は、第８Ｃ図に
示した吐出アドレス・レジスタ２１１がＭＳへの次の吐
出転送動作のために利用できるように、議しジスタのり
セット入力へ供給される。第４日図〜第４Ｍ図は、第４
Ｄ図の第３サイクルに対応する第４Ｋ図の第３サイクル
に図示されているように、ＣＨビットがオフである衝突
ラインがＣＤ（Ｒ）で見出された場合の例を示す。

この場合、ＢＣＥ（Ｒ）は第５図から第６図へ「ＲＯへ
ェントリ変更（ＣＥＲＯ）」コマンドを送る。詳述する
と、第４日図〜第４Ｍ図には、１つのライン吐出しを行
った後のライン取出しの例が示されている。第４日図は
第４Ａ図と同じであり、第４１図は第４Ｂ図と、そして
第４Ｊ図は第４Ｃ図と同じである。第４Ｋ図と第４Ｄ図
は第４サイクルだけが異なる。即ち、第４Ｋ図の第４サ
イクルではＢＣＥ（Ｒ）によって「ＲＯへェントリ変更
（ＣＥＲＯ）」コマンドが発行されるが、これはアドレ
スされているラインのＣＨビットがオフで、ＳＩＣ（Ｒ
）からの任意の吐出しを無効にするからである。第４Ｋ
図の最後のサイクルには、ＣＤ（Ｒ）は「ＲＯへェント
リ変更（ＣＥＲＯ）」コマン日こよってそのＥＸビット
をＲＯ状態へ更新され、その後は第４Ｊ図に再入して衝
突が今や存在しないことを検査するためにすべてのＣＤ
が探索される。第４日図及び第４Ｌ図に示すＳＩＣ（１
）の吐出動作はライン取出しのスべ−スを作るためのも
のであり、第４Ａ図及び第４Ｆ図について既に説明した
のと同じ様式で行われる。

またＳＩＣ（１）の吐出動作は第４Ｊ図及び第４Ｋ図に
示す相互照会動作と並行して行われ、そしてＭＳのため
のライン取出コマンドは供給されたあとＭＳ要求のＳＣ
コマンド・キューで待機している。ＳＩＣ（１）からは
Ｂ（１）への吐出しが完了し且つ第４Ｊ図を通して行わ
れる最後の相互照会動作により衝突が全く見出されなけ
れば、第４Ｍ図に示す如きＭＳからＳに（１）へのライ
ン取出しを開始することができる。ＢＣＥミス・コマン
ドが発行されたときに吐出しが必要とされていなければ
、第４Ｊ図を通して最後の相互照会動作が行われ且つそ
の結果として衝突が見出されないとき、ライン取出しを
直ちに開始することができる。

第４Ｃ図及び第４Ｊ図は、当該多重処理システムが４Ｋ
バイトのページ・モードで動作しているとき、即ち変換
ページ・テーブルが４Ｋバイトのページ単位をアドレス
するときの、相互照会動作のタイミングを示す。

この実施態様では、当該多重処理システムは４Ｋバイト
又は２Ｋバイトのページ・モードで動作し、前者のモー
ドではそのべ−ジ・テーブルは４Ｋバイトの単位でアク
セスし、後者のモードでは２Ｋバイトの単位でアクセス
する。このページ・モードと本発明との関係について説
明を補足すれば、ＣＤのクラス・アドレスで使用される
論理アドレス・ビットが４Ｋバイトと２Ｋバイトのペー
ジ・モードではそれぞれ異なり、従って相互照会動作に
より探索されねばならない３２ＫバイトのＳＩＣにおけ
るシノニム・クラス・アドレスの数に影響するというこ
とである。４Ｋ／ゞイトのページ・モードについては、
クラス・アドレス中のビット１９のみが論理アドレス・
ビットであり、従って探索すべき２つのクラス・アドレ
スを与える。

一方、狐バィトのべ‐ジ・モードでは、クラス・アドレ
ス中のビット１９及び２０が論理アドレス・ビットであ
るから、探索すべき４つのクラス・アドレスを与える。
これらの論理アドレス・ビットは、要求中ＣＰのキャッ
シュ・アクセス時間を高速化するために、アドレス変換
前の論理アドレスから取られる。論理アドレス・ビット
を使用すると一面では有利であるが、他面では論理アド
レス・ビットの数の２の累乗に比例するシノニム・クラ
スが存在し、従ってこれらのシノニム・クラスをＣＤ中
で探索しなければならないという不利がある。つまり、
論理アドレス・ビットの数が増大すると、それに応じた
数のシノニム・クラスをＣＤで探索しなければならない
のである。シノニム探索はすべてのＣＤで行われる。

この実施態様では、現在のＢＣＥミス・コマンドにある
絶対アドレスの基本及びシノニム・クラスをそれぞれ探
索するために、別個のマシン・サイクルがすべてのＣＤ
でそれぞれ同時に使用される。４Ｋバイトのページ・モ
ードについては、すべてのＣＤの基本及びシノニム・ク
ラスを探索するために２サイクルが必要である（第４Ｃ
図及び第４Ｊ図参照）、氷バイトのページ・モ−ドでは
、すべてのＣＤの基本及びシノニム・クラスを探索する
ために４サイクルが必要である。

かくて、４Ｋ／ゞィトのページ・モードに関連する第４
Ｃ図及び第４１図では、第１サイクルは転送されたＸＩ
コマンド中の絶対アドレス・ビット１９によって決定さ
れる如き基本クラスを探索する。次のサイクル中、ビッ
ト１９はシノニム・クラスだけを選択するためにクラス
・アドレス中で反転される。２Ｋバイトのページ・モー
ドでは、４サイクルの探索が行われるが、ここではすべ
てのＣＤにある基本及び３つのシノニム・クラスを探索
するために論理アドレス・ビット１９及び２０の４つの
組合せのうち異なる１つによって各シノニム・クラスが
得られる。

この探索は、ＣＤ（１）における真のシノニムの探索と
、各ＣＤ（Ｒ）における衝突シノニムの探索を行う。も
しＣＤ（１）でシノニム一致が得られ且つこのＣＤ（１
）ェントリがＥＸ状態にあるならば、このシノニム・ア
ドレスはＳＣによってＢＣＥ（１）へ転送される。この
場合、ＢＣＥ（１）はそのＳＩＣ（１）のシノニム・ア
ドレス中にある要求をアクセスし、それと同時にＢＣＥ
ミス・コマンドを解放し且つＭＳ要求をキャンセルする
とともに、あたかもミスが生じなかったかのようにこの
状況を扱う。これらの動作は第９図の回路によって遂行
される。ＣＤ（１）のＥＸシノニムは第８Ａ図及び第８
Ｂ図の線１６１を介して通知され、ＣＤ（Ｒ）のＲＯシ
ノニムは線１６２を介して通知される。

線１６２上のＲＯ比較信号は第８Ｂ図のＯＲ回路１６３
を介してＣＤ（１）及びＣＤ（Ｒ）中の衝突として扱わ
れ、そしてこれは第８Ｂ図のＣＤの薫突トリガ１３７で
Ｍ円衝突信号を発生する。しかしながら、このシノニム
衝突から生ずる処の「ＲＯへ変更（ＡＲＯ）」コマンド
及び任意のＢＣＥコマンドは、相互照会されているＸＩ
コマンドからの基本クラス・アドレスの代わりに、シノ
ニム・クラス・アドレスを保持する。

第１０図〜第１２図は第８Ｃ図にブロック形式で示した
ＣＤシノニム回路を詳細に示し、該回路は２Ｋバイト又
は４Ｋバイトのページ・モードに対するシノニム探索を
制御する。

第６図のＸＩＲ優先回路１１０から加わるＸＩ開始信号
は、第１１図におけるＸＩ探索サイクルの発生を開始さ
せる。すべてのＣＤに対する第１探索サイクルは第１１
図のトリガＴＩの動作サイクル中に生じ、第６図のディ
レクトリ・レジスター２１に置かれた現在のＢＣＥ（１
）ミス・コマンドから基本クラス・アドレスを与えられ
る。もし第１１図の回路で２Ｋバイト・モード信号が活
勢であれば、トリガＴ２一Ｔ４による後続サイクルの間
に２Ｋバイト・モードのシノニム探索が遂行される。も
し第１１図のがバイト・モード信号が不活勢であれば、
４Ｋバイト・モードのシノニム探索が遂行され、そして
トリガＴ２による追加サイクルだけが探索のために使用
される。従って、４Ｋバイトのページ・モードの場合に
は、２Ｋバイトのページ・モ−ド‘こ比較して探索動作
は２サイクル少いことになる。第１１図からの「フリッ
ブ１９」及び「歩進１９一２０」出力は第１０図へ供給
され、そこでビット１９及び２０の順列を制御してそれ
ぞれのＣＤ探索サイクルに必要なＣＤのシノニム・クラ
ス・アドレスを得るようにされる。

ＣＤの選択された各クラスにある４セットにそれぞれ置
かれた４つのライン・ェントリ全部が探索される。第１
２図のシノニム捕獲回路は第１０図から現クラス・アド
レス・ビット１９及び２０を受取るとともに、第８Ｂ図
から線１３０を介して関連するＣＤ衝突信号を受取り、
これらの入力に応じてクラス・アドレス・ビット１９及
び２０の現状態をシノニム１９トリガ３０１及びシノニ
ム２０トリガ３０２にロックさせる。トリガ３０１及び
３０２の出力は第１４図のＰＤクラス・アドレス制御回
路へ供給される。クラス・アドレス中の残りのビット２
１一２４は、探索中の現コマンド‘こ指定されているま
まに留まる。第１４図のＰＤアドレス制御回路は各ＢＣ
Ｅに重複して設けられているけれども、ＢＣＥ（１）の
みが第１２図からのシノニム・アドレスを受取る。

というのは、第１４図の線３２１は、ＣＤ（１）に見出
されたＰＤ（１）のシノニムを識別するために、ＢＣＥ
（１）シノニム解放信号のみを供給するからである。線
３２１は、任意のＰＤ（Ｒ）の任意の衝突（基本又はシ
ノニム）については付勢されないのである。線３２１は
第９図のＢＣＥ（１）シノニム解放トリガ３２０によっ
て制御される。トリガ３２０は第８Ａ図のＣＤ（１）排
他的取出トリガ１４２からの信号によってセットされ、
後者のトリガー４２はディレクトリ・レジスタ４５に置
かれたＢＣＥ（１）コマンドのＰＩＤが（すべてのＣＤ
によって探索中の現在のＢＣＥミスを生ぜしめた要求を
発行したプロセッサとして）ＣＰＯを識別する場合にの
みセットされうる。かくて、第８Ａ図のトリガ１４２が
セットされるのは、発行中コマンドのＰＩＤがＡＮＤ回
路１ ４３に至る線１ ４４を付勢し且つこのＡＮＤ回
路１４４が該コマンドによって検出されたＥＸシノニム
のために条件づけられている場合だけである。第１４図
において、線３２ １はＡＮＴＤ回路３２２を条件づけ
、該回路は第９図のＳＣステータス符号回路から無エラ
ー・ステータスが供給されていることを示すステータス
復号回路３２３の出力によってさらに条件づけられる。

かくて、線３２１は任意のＰＤ（Ｒ）については付勢さ
れない。

というのは、各ＣＰ（Ｒ）のＰＩＤはすべてのＳＣで処
理されている現在のＢＣＥミス・コマンドには置かれて
いないからである。従って、第８Ｃ図に示すように、任
意のＣＤ（Ｒ）のシノニム・クラスにおけるＥＸ比較又
はＲＯ比較の検出は、現在のＢＣＥミス・コマンドで指
示された基本クラスにおけるＥＸ比較又はＲＯ比較の検
出と同様に扱われ、そしてこれらの任意の比較は衝突信
号を発生する。しかし、ＣＤ（１）で検出されたＥＸ比
較は異なる様式で扱われ、そして基本クラスはＣＤ（１
）で比較信号を供給することができない。

なぜなら、このような比較の欠如はＢＣＥ（１）ミス・
コマンドの発行につながることがあるからである。シノ
ニム一致がＣＤ（１）で検出される場合、これは第８Ａ
図の線１４１にＣＤＯ ＥＸシノニム信号を送って第９
図のＢＣＥ（１）シノニム解放トリガ３２０をセットす
る。この場合、トリガ３２０は第１４図のＡＮＤ回路３
２２及び３２４を作動させてビット１９及び２０の捕獲
されたシノニム値をＰＤアドレス・レジスタへ通過させ
るので、ＰＤ（１）はこのシノニム・クラスをアクセス
してｍが要求したデータをＳＩＣ（１）に見出すことが
できる。またこのＢＣＥミス信号によって生ぜられたＭ
Ｓ要求は、第９図のＯＲ回路３２６を通して与えられる
トリガ３２０の出力によってキャンセルされる。かくて
、ＢＣＥ（１）はこのＢＣＥミス・コマンドから解放さ
れるので、その後はＢＣＥコマンド・レジスタ４５（第
５図）はこのＢＣＥのための次のコマンドを扱かうこと
ができるようになる。ＣＤ（１）によってシノニム解放
信号が供給される場合、すべてのＣＤ（Ｒ）はそれらの
ＸＩ探索を完了しており、またＣＤ（１）中のシノニム
・エントリにおいてそのＥＸビットがオンになっていれ
ば、どのＣＤ（Ｒ）も任意の衝突を見出していないこと
になる。

しかしながら、もしＣＤ（１）のシノニム・エントリで
ＥＸビットがオフであれば、１又はそれ以上のＣＤ（Ｒ
）で衝突が見出され、かくてＣＤ（１）のェントリ及び
正規の相互照会の規則に従った任意のＣＤ（Ｒ）のヱン
トリが無効化される。

前記の表−２は「各吐出動作及びそのために取られる結
果的な作用を示す。かくて、現在のＣＰ要求が排他的取
出要求であって、第５図の線２４を付勢する場合、第８
Ｂ図のＡＮＤ回路１３６は、要求されたラインが基本又
はシノニム。

クラスのどちらにあろうと、そのＥＸビットを表−１の
規則に従ってセットする。もしＲＯ状態が存在すべきで
あれば、ＡＮＤ回路１３６はＣＤ（１）のＲＯＤ信号を
線１３７を介して第１５図のＲＯＤトリガ４０１へ供給
するので、該トリガはＣＰ（１）に関連するＰＤＬＲＵ
回路４２によって選択されたセットについて特定のＰＤ
入力レジスタにおけるＥＸビットをＲＯ状態へセットす
る。ＰＤ（１）へのライン取出ェントリのためのＶビッ
ト及びＣＨビットの状態並びに絶対アドレス・ビット６
−２０もまた第１５図で制御される。衝突信号が供給さ
れるのは、プロセッサのＲＯ要求のために見出されるＲ
Ｏシノニムを除く基本又はシノニム・アドレスを任意の
ＣＤ（Ｒ）が検出する場合、又は書込照会（ＳＩ）要求
に応答してＣＤ（１）がＲＯシノニム・アドレスを検出
する場合である。

ＣＤ（Ｒ）の衝突は、表−１及び第４Ａ図〜第４Ｍ図の
例を使用して説明される。ＣＤ（１）の衝突は、表−２
及び第４Ｎ図〜第４Ｖ図の例を使用して説明される。こ
こで注意すべきは、シノニム衝突は単一プロセッサ・シ
ステム及び多重処理システムのどちらでも生じうるが、
ＣＤ（Ｒ）の衝突は単一プロセッサ・システムでは生じ
えないということである。

表−１の各行は、相互照会（ＸＩ）コマンド中の種々の
要求タイプ並びにＣＤ（Ｒ）で見出されるライン・アド
レスのＲＯ及びＥＸタイプについて存在しうる種々の組
合せを表わす。

プロセッサ（サービス・プロセッサＳＶＰ又は外部デー
タ・コントローラＥＸＤＣを含む）のＲＯ取出要求につ
いてＣＤ（Ｒ）で見出されるようなＲＯライン・アドレ
スは、真の衝突ではない。なぜなら、すべてのプロセッ
サはディレクトリを変更せずにそのＲＯ取出要求によっ
てかかるＲＯラインを共有することができるからである
。これらの非−衝突状況は、表−１の第１行、第４行及
び第１の；に表わされている。表−１の他のすべての行
は衝突状況を表わす。なぜなら、これらの状況はディレ
クトリの変更を必要とし、そして表−１の第５行を除く
すべての行に示されているように、これは衝突を見出す
任意のＣＤ（Ｒ）からそのＰＤ（Ｒ）へ送られるＳＣコ
マン日こよって行われるからである。衝突を有するＣＤ
（Ｒ）からＣＤ（１）への通知が必要となるのは、ＰＤ
（１）中のＥＸビットがＣＰ（１）によってＥＸ状態へ
セットされ且つこの状態が表−１の第４行及び第６行に
示された「ＲＯへ変更（ＡＴＲＯ）」信号によってＲＯ
状態へ変更されねばならない場合だけである。表−２の
各行は、ＢＣＥミス・コマンドで表わされる種々の要求
タイプ（ＲＯ取出し、ＥＸ取出し又はＥＸ書込み）及び
ＣＤ（１）に見出されるシノニム・タイプ（ＲＯシノニ
ム又はＥＸシノニム）について存在しうる種々の組合せ
を表わす。

表−２の第５行だけが真の衝突状況を表わす。というの
は、この状況だけが存在する任意のディレクトリ・ェン
トリを変更するという特別の操作を必要とするからであ
り、これはこれらのディレクトリを変更するためにＣＤ
（１）からＰＤ（１）へ送られる「ライン・ェントリ無
効化（ＩＬＥ）」コマンドによって行われる。表−２に
示された他の８つの事例は、いずれも任意のＳＣコマン
ドに起因するディレクトリの変更を必要としない。もっ
とも、表−２の第２行、第４行及び第６行はＣＤ（１）
からＰＤ（１）へシノニム・アドレスを送ってＣＰ（１
）がＳＩＣ（１）中のシノニム・ラインをアクセスでき
るようにするという特殊な状況を表わし、残りの第１行
、第３行、第５行、第７行〜第９行は要求された取出ラ
インを得るとともに、ＰＤ（１）及びＣＤ（１）へ新し
いェントリを挿入するというＢＣＥミス・コマンドの正
常な実行を表わす。表−１に示されたＣＰ（Ｒ）の衝突
は、第８Ａ図のＡＮＤ回路１６６一１６９によって検出
される。

すべての衝突は、ＡＮＤ回路１６６−１６９の出力を受
取る第８Ａ図のＯＲ回路１６４によって通知される。表
−２に示されたＣＰ（１）の衝突もＡＮＤ回路１６９に
よって検出される。詳述すると、ＥＸシノニムは第８Ｃ
図の比較回路１７１から線１６１を介して供給されるＥ
Ｘ比較信号によって検出され、ＲＯシノニムは比較回路
１７１から線１６２を介して供給されるＲＯ比較信号に
よって検出される。かくて、ＡＮＤ回路１６６は、任意
のサービス・プロセッサ（ＳＶＰ）又は外部データ・コ
ントローラ（ＥＸＤＣ）について見出されたＥＸシノニ
ムを検出する。ＡＮＤ回路１６７は、サービス・プロセ
ッサ（ＳＶＰ）又は外部データ・コントローラ（ＥＸＤ
Ｃ）の書込要求について見出されたＲＯシノニムを検出
する。ＡＮＤ回路１６８は、任意のＣＰ（Ｒ）の要求に
ついて見出されたＥＸシノニムを検出する。ＡＮＤ回路
１６９は、任意のＣＰ（Ｒ）又はＣＰ（１）からのき込
照会（ＳＩ）要求について見出されたＲＯシノニムを検
出する。ＣＰ（１）については、検出された衝突はＣＤ
（１）にシノニムが見出されたことを指示するが、殆ん
どのシノニムは衝突として検出されない。

第１２図のシノニム捕獲回路はすべてのシノニムを検出
するとともに、その各クラス位置をＰＤ（１）へ報告す
る。検出されたＥＸシノニムを検出されたＲＯシノニム
と異つた様式で処理するのは、次の理由による。

即ち、シノニムが検出された場合、Ｓに（１）のシノニ
ム位置にある要求データをアクセスするよりも、このシ
ノニムを取除いてこれを基本位置へコピーしたほうがシ
ステム性能の改善に役立つ、ということが統計的に確め
られているからである。別言すれば、シノニム位置で見
出されたラインへ後続する多くの要求が行われることは
統計上十分にありうることなのであり、従ってこのライ
ンをシノニム位置でアクセスする場合に生ぜられるキャ
ッシュ・ミスやそれに伴う相互照会及びシノニム検査の
オーバーヘッドを回避するためには、このラインを基本
位置へ再配置したほうが望ましい、ということである。
しかしながら、このことはチェックポイント期間中にロ
ックされるようなＥＸヱント川こついては行うことがで
きない（チェックポイントについては米国特許第３７３
６５６６号参照）。ＥＸェントリはチェックポイント期
間中にロックされうるので、その後は無効化又は吐出し
を行うことができない。しかしながら、ＲＯェントリは
チェックポイント期間中にロックされることはなく、従
ってその後は必要に応じて無効化及び吐出しを行うこと
ができる。かくて、もしＣＤ（１）にＲＯシノニムが見
出されるならば、ＭＳライン取出しが行われるために（
表一２参照）真のミスが認識され、Ｓに（１）の基本ク
ラスにある（置換すべきロックされたェントリを保持し
ないような）新しいェントリ位置が第５図のＬＲＵ回路
４２によって選択され、ロックされていない置換ェント
リによって表わされる任意の有効ライン力ＳＩＣ（１）
から吐出され、取出ラインがＳＩＣ（１）の新しいェン
トリ位置に記入され、表−１に関連して説明した如くＲ
Ｏ又はＥＸと指示された新しいェントリがＣＤ（１）及
びＰＤ（１）の新しいェントリ位置に記入され、そして
ＣＤ（１）にＲＯシノニムを見出したプロセッサの書込
要求については新しい基本ェントリのために必要なＥＸ
指示に起因してシノニムが無効化される。もしＣＤ（１
）でＥＸシノニムが見出されるならば、ＳＣコマンドは
このＥＸシノニム位置をＰＤ（１）に指示し、これに応
じてＰＤ（１）はＳＩＣ（１）中のデータをアクセスし
、次いでＭＳへのライン取出コマンドがキャンセルされ
るので、ＭＳのライン取出しは行われないことになる。

かくて、ＳＩＣ（１）でＥＸシノニムがアクセスされて
その基本クラスへ移動される。というのは、ＳＩＣ（１
）のシノニム・クラスから基本クラスヘロックされたラ
インを移動しようとすれば、プロセッサのデッドロック
が生じうるからである。かかるデッドロックが生ずる理
由は、ＥＸ位置のラインがチェックポイント期間中にロ
ックされる限りこのＥＸ位置の変更ラインを吐出すこと
はできないのであり、しかもかかる吐出し（これは行う
ことができない）が完了した後でなければ得ることがで
きない取出ラインからの要求データをｍが愛得するまで
ＩＥはこのチェックポイント期間を完了させることがで
きない、というものである。第４Ｎ図〜第４Ｐ図は、Ｃ
Ｄ（１）にＥＸシノニムを見出すようなＢＣＥミス・コ
マンドのタイミング例を示す。第４Ｑ図〜第４Ｖ図は、
ＣＤ（１）にＲＯシノニムを見出すようなＢＣＥミス，
コマンドのタイミング例を示す。ＥＸシノニムの例を示
す第４Ｎ図の第１サイクルでは、ＣＰ（１）の取出要求
に起因するミスがＰＤ（１）で検出され且つＢＣＥミス
Ｇコマンドが発行される。

次のサイクルでは、現要求の基本クラスにおいて置換の
ためにＬＲＵ回路４２（第５図）によって選択された任
意の有効な変更ラインから第１ダブルワード（ＤＷＯ）
が吐出される。この吐出しは第４Ａ図又は第４日図につ
いて説明したと同様に第５図のライン書込みバッファ（
山Ｂ）５１へ行われ、これは任意のシノニムが検出され
る前に開始する。もしＥＸシノニムが事後的に検出され
たならば、これに応じて吐出しが抑圧される（但し、Ｒ
Ｏシノニムは吐出しを抑圧しない）。第４０図は第４Ｂ
図について説明したと同機に開始される。

図示の如く、ＳＣ（１）のＰＩＲＩ０３（第６図）がロ
ードされ、次いでそのＸＩＲＩ０４がロードされるが「
その間ＳＣ（１）は８ＣＥ（１）ミス・コマンドを処
理中であるために使用中に留まる。第４Ｐ図の第１サイ
クルである後続サイクルでは、すべてのＳＣのディレク
トリ。レジスタ１２１が。ードされ、そしてすべてのＣ
Ｄがその基本クラスにおいて探索される。第４Ｐ図の第
２サイクルでは、すべてのＣＤがそのシノニム・クラス
において探索される（４ＫＢページ・モードの場合）。
第３サイクルでは、すべてのＳＣはこれらの探索の結果
として相互照会（ＸＩ）バスに生ぜられる遠隔衝突信号
を検知することによって、任意の衝突がＣＤ（１）又は
任意のＣＤ（Ｒ）で検出されたか杏かという決定を待機
する。もし任意のＣＤ（Ｒ）又はＣＤ（Ｒ）で衝突がま
ったく検出されず、しかも取出要求に起因するＲＯシノ
ニムがＣＤ（１）で検出されたならば（表−２の第２行
又は第４行参照）、第４Ｐ図の第４サイクルが開始され
る。この第４サイクルの間、第８Ａ図のトリガ１４２に
よって検出されたＥＸシノニム信号は第９図の線３２１
にＢＣＥ（１）シノニム解放信号を生ぜしめ、第４Ｎ図
に示す如くＬＳＢ（１）をリセットさせるので、ＬＳＢ
（１）へのその後の吐出し‘ま禁止され、またＭＳへの
対応するライン取出コマンドがキャンセルされることに
なりＬかくてＢＣＥミス・コマンドの実行が終了する。
第８Ａ図の線１４１に現われるＥＸシノニム信号は第９
図のＢＣＥ（１）シノニム解放トリガ３２０をセットし
、該トリガはこのＢＣＥミス・コマンド‘こよって開始
されたＭＳへのライン取出コマンドをキャンセルするた
めにＳＣ中のＭＳ制御へコマンド・キャンセル信号を供
給する。第４Ｎ図の最終段階では、ＰＤ（１）は、第１
４図の線３２ １にＢＣＥ（１）シノニム解放信号を受
取り、第１２図からのＣＤ（１）シノニム・アドレス・
ビット１９一２０を受取り、そして８ＣＥ（１）に対す
る現在のＣＤ（１）コマンド‘こ保持されるＣＤ（１）
クラス・アドレス−ビット２１−２４を受取り、かくて
そのＥＸシノニム・ェソトリを選択する。

ＰＤ（１）は要求中のダブルワードをアクセスするよう
にＳに（１）を制御するので、これは第４Ｎ図の最終サ
イクルの間に伍（１）へ供給される。この段階で伍要求
が充足されたことになる。第４Ｑ図に示されたＲＯシノ
ニムのタイミング順序は、プロセッサの書込照会（ＳＩ
）要求に起因するＢＣＥミス・コマンドで以て開始する
。

第５図のＬＲＵ回路４２は、ＰＤ（１）の基本クラスに
ある４セットの位置のうちロックされておらず、従って
置換のために直ちに利用することができる１つの位置を
選択する。次いで、この選択された位置にある有効な変
更ラインが偽Ｂ（１）へ吐出される。この例の場合、Ｒ
Ｏシノニムは検出されていないから、はＢ（１）はリセ
ットされない。ＲＯシノニムが検出されるとき、第８Ａ
図のＥＸシタノニム・トリガ１４２はセットされない。
ＢＣＥミス・コマンドは、第４０図について説明したと
同様に開始される第４Ｒ図の第１サイクルの間に、ＳＣ
（１）中のＰＩＲＩ０３（第６図）によって受取られる
。また第４Ｓ図は、第４Ｐ図０について説明したと同様
のシノニム探索及び相互照会動作を開始させる。第４Ｓ
図の第３サイクルの間、ＲＯシノニムについて衝突が検
出される場合もあるし、そうでない場合もある。第４Ｓ
図の第４サイクルに入るのは、シノニムが見出されない
場合又はプロセッサの取出要求（書込照会要求を除く）
についてＲＯシノニムが見出される場合である。

かくて、コマンドは発生されず、第８Ａ図のＥＸシノニ
ム・トリガ１４２もセットされないで、ＥＸシノニムが
見出されなかったことを指示する。またＭＳへのライン
取出コマンドは活動的なままに留まり、そしてこのコマ
ンドが要求した特定のダブルワードＤＷ（Ｎ）は第４Ｕ
図の第１サイクルの間にＥ（１）及びＳＩＣ（１）へ同
時に供給される。第４Ｕ図のライン取出しが完了すると
、ＬＳＢ（１）からＭＳへの吐出しが第４Ｖ図で直ちに
開始される。もしプロセッサの書込照会（ＳＩ）要求に
ついてＲＯシノニムの衝突が見出されるならば、第４Ｔ
図の第１サイクルが開始される。

第４Ｔ図の第２サイクルでは、このＰＤ（１）中のＲＯ
シノニム・ェント川こあるＶビットが無効状態へセット
される。第４Ｔ図の第３サイクルでは、ＢＣＥ（１）か
らＳＣ（１）へ「ライン・ェントリ無効化（ＩＬＥ）」
コマンドが発行され、ＣＤ（１）に見出された対応する
ＲＯシノニム・ライン・ェントリが無効化されるので、
これによりその衝突状態が終了される。次いで、第４Ｓ
図の第１サイクルに再入し、すべてのＣＤが再び探索さ
れる。というのは、以前に衝突を生ぜしめたＲＯシノニ
ム・ェントリはこの時点で無効化されていて任意の衝突
信号を生ぜしめないのであり、従ってＣＤ（１）には衝
突が見出されないからである。このように、衝突が全く
見出されないと、第４Ｓ図の第４サイクルに入り、それ
に続いて第４Ｕ図でライン取出しが開始される。このラ
イン取出しが完了すると、はＢ（１）中の吐出ラインが
第４Ｖ図に示すようにＭＳへ転送される。要約すると、
この詳細な説明でいう「衝突」とは、任意のＣＤに対す
る相互照会動作から得られる比較一致出力であって、そ
の対応するＰＤ中のェントリを無効化するためにその対
応するＢＣＥへ与えられるＳＣコマンドを生ぜしめるよ
うな比較一致出力によって表わされる。

かくて、プロセッサのＲＯ要求に対するＲＯ比較は衝突
ではなく、またＣＰ−（１）についてはその唯一の衝突
は書込照会（ＳＩ）要求に対するＲＯ比較である。本発
明の第２の実施態様は、第１８図に示されている。この
実施態様は、本発明を実現するにあたってＣＤを使用せ
ずにＰＤだけを使用するというものである。この第２の
実施態様は第１７図に図示された如きミス検出手段５１
１を含み、該手段はキャッシュ・ミスの検出時に追加の
探索制御手段５１２に信号を与え、後者の手段はこれに
応じてクラス・アドレス中の変換可能ビットを置換する
ことにより（ＣＤ中のシノニム・クラスを探索するため
の前記の動作と同様の様式で）ＰＤ５１０中の潜在的な
シノニム・クラスを探索する。探索制御手段５１２は第
８Ｃ図のシノニム探索変更回路２１２、シノニム捕獲回
路２１３及びディレクトリ・アドレッシング回路２１１
を含み、これらの回路は第１８図ではＰＤ５１川こおけ
るシノニム・クラスの逐次的な選択を制御するために第
１４図のＰＤアドレス・レジスタにだけ関連して動作す
る。シノニムの比較は、第８Ｃ図のＣＤに関連する相互
照会用の比較回路１７１で行われるのではなく、通常の
ディレクトリ比較回路である第１７図のＰＤアドレス比
較回路で行われる。このようなシノニム探索の間に検出
される任意のシノニム位置はプロセッサによってアクセ
スされるか、又は第１の実施態様について既に説明した
ように基本位置へコピーされる。この第２の実施態様を
多重処理システムへ適用すると、各シノニム・クラスの
逐次的な探索を包含するようにＰＤ（１）の動作及び探
索時間を拡張しなければならす、従って全体的な性能が
低下するので、これを多重処理システムへ適用すること
は得策ではない。

即ち、多重処理システムの各プロセッサにそれぞれ単一
のディレクトリだけが設けられている場合には、相互照
会の追加の干渉が伴うために全体的な性能が低下するこ
とは避けられない（第１の実施態様ではＰＤにおける相
互照会の干渉を軽減するためにＣＤが設けられた）。し
かしながら、相互照会を要しない単一プロセッサ・シス
テムでは、この第２の実施態様の性能低下は多重処理シ
ステムのそれに比較してずっと少ないから、ＣＤ及びそ
の制御を要しないというその経済性を重視する場合には
、本発明を実現するためにこの第２の実施態様を採用し
たほうが有利であることも多いのである。

【図面の簡単な説明】

第１図は本発明を包含する多重処理システムのフロック
図、第２Ａ図及び第２８図は各ラインごとにプロセッサ
・ディレクトリ（ＰＤ）及びコピー・ディレクトリ（Ｃ
Ｄ）にそれぞれ見出されるＰＤヱントリ及びＣＤェント
リを示す図、第３Ａ図乃至第３Ｄ図は本発明の実施態様
で使用される種々のコマンドを示す図、第４Ａ図乃至第
４Ｖ図は本発明の実施態様における諸動作のタイミング
順序を示す図、第５図は第１図の中央プロセッサ（ＣＰ
）にそれぞれ設けられるバッファ制御要素（ＢＣＥ）を
示す図、第６図及び第７図は第１図のシステム・コント
ローラ（ＳＣ）に設けられる制御回路を示す図、第８図
は第８Ａ図乃至第８Ｃ図の結合様式を示す図、第８Ａ図
乃至第８Ｃ図及び第９図は第１図のシステム・コントロ
ーフ（ＳＣ）に設けられる他の制御回路を示す図、第１
０図は第８Ｃ図にブロック形式で示したコピー・ディレ
クトリ（ＣＤ）アドレス回路の詳細を示す図、第１１図
は第８Ｃ図にブロック形式で示したシノニム探索変更回
路の詳細を示す図、第１２図は第８Ｃ図にブロック形式
で示したシノニム捕獲回路の詳細を示す図、第１３図は
第５図にブロック形式で示したＢＣＥ応答制御回路の詳
細を示す図、第１４図は第５図にブロック形式で示した
ＰＤクラス・アドレス制御回路の詳細を示す図、第１５
図は第５図にブロック形式で示したＰＤセット入力制御
回路の詳細を示す図、第１６図は第６図にブロック形式
で示したＢＣＥ応答制御回路の変更ビット・テスト回路
の詳細を示す図、第１７図は第５図に示したプロセッサ
・ディレクトリ（ＰＤ）の出力に設けられるキャッシュ
・ミス検出回路を示す図、第１８図は本発明の第２の実
施態様を示す図である。 ＦＩＧ。 ＩＦＩＧ．２Ａ ＦＩＧ．２８ Ｆ・Ｇ．３Ａ Ｆ！Ｇ．３８ ＦＩＧ．３Ｃ ＦＩＧ．３０ ＦＩＧ．４Ａ ＦＩＧ．４８ ＦＩＧ．４Ｃ ＦＩＧ．」０ ＦＩＧ．４Ｅ ＦＩＧ．４Ｆ ＦＩＧ．４Ｇ ＦＩＧ．４Ｎ ＦＩＧ．４１ ＦＩＧ．◇Ｊ ＦＩＧ．４Ｋ ＦＩＧ．４Ｌ ＦＩＧ．４Ｍ ＦＩＧ．４Ｎ ＦＩＧ．４０ ＦＩＧ．４Ｐ ＦＩＧ．４０ ＦＩＧ．４Ｒ ＦＩＧ．４Ｓ ＦＩＧ．４Ｔ ＦＩＧ．４Ｕ ＦＩＧ．４Ｖ ＦＩＧ．Ｃ ＦＩＧ．６ ＦＩＧ．マ ＦＩＧ．ＯＡ ＦＩＧ．８ ＦＩＧ．８８ ＦＩＧ．８Ｃ ＦＩＧ．ｇ ＦＩＧ．１０ ＦＩＧ．１１ ＦＩＧ．１２ ＦＩＧ．１３ ＦＩＧ．１４ ＦＩＧ．ＩＳ ＦＩＧ．１６ ＦＩＧ．１７ ＦＩＧ．１８

Claims (1)

【特許請求の範囲】
1. １ ストア・イン式キヤツシユ記憶及び命令実行ユニツ
   トを有するデータ処理システムのためのキヤツシユ・シ
   ノニム制御方式であって： 前記命令実行ユニツトから
   主記憶の論理アドレスを含む要求を受取るためのセツト
   ・アソシアテイブ形キユツシユ・デイレクトリと； 前
   記要求の論理アドレスをこれに対応する主記憶の物理ア
   ドレスへ変換するためのアドレス変換手段と； 前記キ
   ユツシユ・デイレクトリへクラス・アドレスを供給して
   該デイレクトリ中の１つのクラスを選択するために、前
   記要求の論理アドレスに含まれる複数ビツトのうち該デ
   イレクトリ中の基本クラスのアドレスを指定する変換可
   能ビツト及び変換不能ビツトを受取るためのクラス・レ
   ジスタ手段と； 前記クラス・レジスタ手段の内容を受
   取って前記キユツシユ・デイレクトリ中の基本クラスの
   探索を制御し且つ該基本クラスに前記変換された物理ア
   ドレスが保持されていなければミス信号を発生するため
   の第１の探索制御手段と； 前記ミス信号に応答して前
   記変換可能ビツトを置換し且つ該置換ビツトを前記クラ
   ス・レジスタ手段中の前記変換可能ビツトにオーバーレ
   ーしてシノニム・クラス・アドレスを発生するためのア
   ドレス変更手段と； 前記アドレス変更手段によって前
   記クラス・レジスタ手段へ供給された各シノニム・クラ
   ス・アドレスに基いて前記キユツシユ・デイレクトリ中
   のシノニム・クラスの探索を制御するための第２の探索
   制御手段と； 前記第２の探索制御手段によって制御さ
   れる各シノニム・クラスの探索の後に、前記クラス・レ
   ジスタ手段に次のシノニム・クラス・アドレスを供給す
   るように前記アドレス変更手段を作動させるための手段
   と； 前記第２の探索制御手段が前記キユツシユ・デイ
   レクトリのシノニム・クラスに前記変換された物理アド
   レスが存在することを検出する場合は、前記アドレス変
   更手段によって発生された該シノニム・クラスのアドレ
   スを捕獲するための手段と； 該捕獲手段によって捕獲
   されたシノニム・クラス・アドレスにおいて前記キユツ
   シユ記憶をアクセスするための手段とを備えて成る、キ
   ユツシユ・シノニム制御方式。