JPS608941A - 複数の処理モジユ−ル間の同期維持装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、１つの命令を共同して実行するように編成さ
れた複数の機能的に異なった処理モジュールを含む単一
プロセッサ、特に前記プロセッサ内のモジュール間の同
期を維持することに係る。

［発明の背景］ 従来の単一プロセッサは複数のハードウェア素子を含ん
でおり、これらのハードウェア素子はクロック・タイミ
ング制御の下で命令を復号する制御ユニットからの信号
によって個々に制御される。

希望する機能の集合体を設けるために複数のチップが必
要であると仮定すれば、制御信号を供給するチップまた
はモジュールの間の信号経路の使用可能度は、チップま
たはモジュールに収容できるハードウェア素子が多くな
るに従って、極めて重要な要素になる。しかしながら、
すべての機能が単一のチップまたはモジュール上に収容
されると、前記のような経路問題は消滅することが明ら
かである。

制御信号の経路問題を克服するための１つの解決方法は
、英国特許第１２２５２５３号に記述されている。すな
わち、この特許には、命令の部分的復号を共通コントロ
ーラで行ない、個々の復号を各モジュールで完了するよ
うな多重モジュール・システムが開示されている。複数
のモジュールからカウンタ駆動式の共通コントローラへ
与えられるフィードバック信号によって同期が得られる
が、共通コントローラのカウンタを進めるには完了信号
の完全なセットが必要である。この場合、共通コントロ
ーラのカウンタを複数ステップ進め表操作が１つの命令
に匹敵する。各モジュールには、それ自身を駆動するカ
ウンタがあり、該カウンタは共通コントローラのカウン
タから特定カウントを与えることによって選択的に進め
られる。

部分的に復号された制御信号の数は、完全に復号された
制御信号の数よりも小さいが、命令自体に等価なこれら
の制御信号は最小限の制御信号セットを構成し、そして
（前記英国特許に開示された部分的復号ではなく）完全
な復号が各々のモジュールで与えられることを条件とし
てこれを使用することができる。しかしながら、このよ
うにすると共通コントローラのフィードバックによって
与えられた同期制御が自動的に消滅するので、それ自身
の問題が派生する。共通のクロック・タイミングを与え
るだけでは、この問題を解決することはできない。とい
うのは、モジュールにおけるエラー、ルーピングまたは
プロツケージは、クロック・タイミングの活動だけでは
修正できないからである。また、転送される制御信号の
セットを減少し、それに応じてモジュール間のフィード
パ３− ツク信号を増加しても、少しも有利にはならない。

更に、障害を有するモジュールも、それに関する限り、
依然として命令を十分に消化しているから、外部から加
えられた命令駆動式診断ツールは使用可能なモジュール
においてだけ有効である。従って、必要とされるものは
、同期及び／または外部の使用可能度を復元する装置で
あり、且つ要求されたモジュール間の信号経路において
費用のかからないものである。

［発明の概要］ 本発明の諸側面を列挙すると次のようになる。

（１）複数の機能的に異なった処理モジュールを備え、
前記モジュールの各々は他のモジュールに関係なく現在
の命令を復号し、且つ各命令の実行の終了機能としてＥ
ＸＩＴ信号を発生するように構成されている単一プロセ
ッサにおいて、前記モジュールの各々ごとに、他の前記
モジュールのＥＸＩＴ信号状態をモニタして局所的にＥ
ＸＩＴ状態が得られた時に不完全なＥＸＩＴ信号セット
の発生を検出し、この検出に応答して現在の命令及４− び他の前記モジュールに無関係に、所定の公称状態に自
己順序付けするステップを含む、前記モジュール間の同
期を維持する方法。

（２）複数の機能的に異なった処理モジュールを備え、
前記モジュールの各々は他の前記モジュールに関係なく
現在の命令を復号し、且つ各命令の実行に終了の機能と
してＥＸＩＴ信号を発生するように構成されている単一
プロセッサにおいて、前記モジュール、の各々ごとに、
前記モジュールのＥＸＩＴ信号状態をモニタして局所的
な前記ＥＸＩＴ信号状態を発生するとき、前記ＥＸＩＴ
信号の不完全なセットを検出し、この検出に応答して自
己順序付けし、命令制御プログラムを実行するためＥＸ
ＩＴするステップを含む、前記モジュール間の同期を維
持する方法。

（３）複数の機能的に異なった処理モジュールを備え、
前記モジュールの各々は他のモジュールに無関係に現在
の命令を復号し、且つ各命令の実行の終了機能としてＥ
ＸＩＴ信号を発生するように構成されている単一プロセ
ッサにおいて、前記モジュールのすべてを相互接続する
ＥＸｉＴ信号経路と、前記モジュールの各々に設けられ
、それ自身のＥＸＩＴ信号をその発生時に前記ＥＸＩＴ
信号経路に供給することにより前記ＥＸＩＴ信号経路の
状態がＥＸＩＴ信号状態の論理的関数になるようにする
発生装置と、前記モジュールの各々に設けられ、前記局
所ＥＸＩＴ信号状態と前記ＥＸＩＴ信号経路状態の間の
不均衡を検出するモニタ装置と前記モニタ装置による前
記不均衡検出に応答して、他のモジュール−その状態は
現在の命令に無関係である□に関係なく前記局所モジュ
ールを所定の公称状態に強制する自己順序付は装置とを
含む、前記モジュール間の同期を維持する装置。

（４）複数の機能的に異なった処理モジュールを備え、
前記モジュールの各々は他の前記モジュールに関係なく
現在の命令を復号し、且つ各々の命令の実行の終了機能
として、ＥＸＩＴ信号をモジュールごとに発生する命令
従属主コントローラを含んでいる単一プロセッサにおい
て、ＥＸＩＴ信号が発生した時、前記モジュール間でＥ
ＸＩＴ信号を伝達するように前記主コントローラの各々
に接続されたＥＸＩＴ信号分配装置と、前記モジュール
の各々に設けられ且つ前記ＥＸＩＴ信号分配装置に接続
され、前記モジュールの前記主コントローラがＥＸＩＴ
信号を発生しているが、少なくとも１つの他の前記モジ
ュールがＥＸＩＴ信号を発生していない場合に有意な出
力を発生する検出装置と、前記モジュールの各々に設け
られ且つそのモジュールの前記検出装置に接続され、前
記接続された検出装置からの有意の出力によってアクテ
ィブにされる自己順序付は副コントローラとを含む、前
記モジュール間の同期を維持する装置。

（５）複数の機能的に異なった処理チップを備え、前記
チップの各々は他の前記チップに無関係に現在の命令を
復号し、且つ各々の命令の実行の終了機能として、ＥＸ
ＩＴ信号をチップごとに発生する命令従属主コントロー
ラを含んでいる単一プロセッサにおいて、ＥＸＩＴ信号
が発生したとき、前記チップ間でＥＸＩＴ信号を伝達す
るように前７− 起生コントローラの各々に接続された、共通のＥＸＩＴ
信号ラインを含むＥ　Ｘ、　Ｉ　Ｔ信号分配装置と、す
べての前記主コントローラがＥＸＩＴ信号を発生してい
る場合、そしてその場合にだけ、前記ＥＸＩＴ信号ライ
ンが一方の２進状態にあり、且つ任意の前記主コントロ
ーラがＥＸＩＴ信号を発生していない場合には前記ＥＸ
ＩＴ信号ラインが他方の２進状態にあるように、前記共
通のＥＸＩＴ信号ラインに前記主コントローラを接続す
る第１の反転装置と、前記共通のＥＸＩＴ信号ラインに
各々の前記チップを接続する第２の反転装置と、前記第
１の反転装置及び前記第２の反転装置に接続され、前記
チップの前記主コントローラがＥＸＩＴ信号を発生して
おり、且つ前記共通のＥＸＩＴラインが前記他方の２進
状態にある場合に有意な出力を発生する検出装置と、前
記チップの各々に設けられ且つそのチップの前記検出装
置に接続され、前記接続された検出装置からの有意の出
方によってアクティブにされ、前記主コントローラに無
関係に、そのチップを所定の正規の状態にす８− る自己順序付は副コントローラとを含む、前記チップ間
の同期を保持する装置。

前記の構成は単一プロセッサに関連しているが、このよ
うな単一プロセッサを組合わせて多重プロセッサ・シス
テムを形成することができることに注目する必要がある
。同期されるモジュールはすべて、冗長性のない同じ命
令を協同して実行する。

これは、異なったモジュールが異なった命令を実行する
多重プロセッサ、ならびに各々の命令を２回またはそれ
以上、同時にしかも無関係に実行する冗長プロセッサと
区別される。

本発明による単一プロセッサの１つの形式は、例えば、
３つの処理チップを含み、第１のチップは演算論理機能
を実行し、第２のチップはメモリ・アドレスを発生し、
第３のチップは入出力転送を処理する。これらの３個の
チップはすべて共通の外部クロックによって駆動され、
共通のメモリに接続されている。メモリから取出された
各々の命令は各々のチップに並列に加えられ、そのチッ
プの内部で復号され実行される。復号された機能の集り
は命令実行に必要にして十分なものであり、もし同期が
維持されていれば、各々の復号された機能は適切な時間
的位置で実行される。各々のチップの命令当りの１つの
機能は、ＥＸＩＴラインの有意の状態が３つのＥＸＩＴ
信号状態の論理ＡＮＤ機能となるように、外部ＥＸＩＴ
ラインに対するＥＸＩＴ信号を発生することである。各
チッ、プの比較器は局所のＥＸＩＴ信号状態をＥＸＩＴ
ラインのそれと比較し、比較器の比較不一致（Ｃ○ＭＰ
ＡＲＥ　ＵＮＥＱＵＡＬ）出力はハードウェア・コント
ローラをトリガして、エラー・ラッチをセットする。エ
ラー・ラインの１つの状態によって少なくとも１つのチ
ップがエラー状態にあることを表示するように、３つの
エラー・ラッチのすべてが外部のエラー・ラインに接続
される。

エラー・ラインの状態は各々のチップにフィードバック
され、まだセットされていないエラー・ラッチをセット
するとともに、ハードウェア・コントローラの制御シー
ケンスを開始させる。この制御シーケンスはそのチップ
を所定の状態にすると＼− ともに、リセット信号を局所エラー・ラッチに供給しく
局所ラッチはリセット優位であるがらりセットされたま
まである）、静止する。全てのエラー・ラッチがリセッ
トされると、エラー・ラインの状態は切替り、３つのチ
ップが同期を回復していることを外部に知らせるととも
に、内部ではチップをトリガし、調整された機能を更に
実行させる。

［詳細な説明コ ［全般］ 本発明が関係する単一プロセッサでは、固有（ｎａｔｉ
ｖｅ）命令セットの実行に必要なハードウェアが複数の
モジュールに物理的に実装され、そして各々の命令は、
各々のモジュールに並列に供給されて各々のモジュール
で個々に復号される。このプロセッサのアーキテクチャ
は本発明の要旨に関係なく、またモジュール間の機能の
配分も本発明の要旨に関係ない。アーキテクチャ及び機
能配分が与えられると、各々のモジュールでの復号動作
の性質は、モジュールの同期を保持する問題と１１− 同じように自動的に決まる。単に共通のクロックを与え
るだけでは十分ではない。

第１図及び第２図に例示された本発例による単一プロセ
ッサは、複数のモジュール１０ａ〜１０ｎを含み、各々
のモジュールは主コン１〜ローラ１２ａ〜１２ｎ及び副
コントローラ１４ａ〜１４ｎを含む。主コントローラ１
２ａ〜１２ｎはシステムのデータ・バス１６及び制御バ
ス１８に接続され、副コントローラ１４ａ〜１４ｎは制
御バス１８に接続されている。モジュール１０ａ〜Ｉｏ
ｎの各々はそれぞれ異なった機能を実行するように構成
されているが、これらの機能の集りはそのプロセッサの
固有命令セットのあらゆる命令を実行するのに必要かつ
十分なものでなければならない。

現在の命令は、データ・バス１６から主コントローラ１
２ａ〜１２ｎの各々に送られ、主コントローラの各々で
個々に復号される。もしモジュールの機能がその命令に
対して適切であれば、そのモジュールの主コントローラ
は−続きの制御信号を発生してそのモジュールを駆動す
る。もしそのモー１２− ジュールの機能が必要でなければ、他のモジュールによ
ってその命令を実行するのに必要なサイクル数の間、主
コントローラはそのモジュールを静止させておく。アク
ティブであるかどうかにかかわらず、主コントローラ１
２ａ〜１２ｎの各々は、適切なサイクル数が経過したと
みなすと、ＥＸＩＴ信号を発生する。ＥＸＩＴ信号の集
りは制御バス１８に送られ、副コントローラ１４ａ〜１
４ｎの各々によってモニタされる。副コントローラの各
々は、関連する主コントローラが発生したＥＸＩＴ信号
の状態が制御バス１８のＥＸＩＴ信号の状態に一致する
かどうかを決定する。もし一致しなければ、これを検出
した副コントローラは制御バス１８にエラー信号を乗せ
る。副コントローラ１４ａ〜１４ｎの各々はエラー信号
についても制御バス１８をモニタする。ＥＸＩＴ信号の
不一致またはエラー信号の検出に応答して、副コントロ
ーラ１４ａ〜１４ｎの各々は、それ自身のエラー信号を
（もしまだ発生していなければ）発生し、次の命令の受
信及び復号を妨げられて関連する主コントローラに代わ
って、そのモジュールの制御を始き受ける。これは、実
際には第２図に示すような一定の分岐であって、不一致
またはエラーがない場合に命令によって決定される処理
サイクル・ループと、不一致またはエラーがある場合に
ハードウェアによって決定される処理サイクル・ループ
との間で行なわれるものである。副コントローラ１４ａ
〜１４ｎの各々は自己順序付けをしており、その動作を
決定する命令を必要としない。アクティブのとき、各々
の副コントローラはそのモジュールに一定の処理サイク
ルを実行させ、それが終了するとそれ自身のエラー信号
を落とす。制御バス１８の全てのエラー信号がなくなっ
て、全てのモジュールが同期していることを示すまでは
、副コントローラは、この固定処理サイクルを越えて、
エラー処理サイクルの次の処理サイクルに進むことはな
い。エラー処理サイクル・ループが終了すると、ループ
が成功裡に存在するものとみなされるので、制御はプロ
グラム制御及び主コントローラ１２ａ〜１２ｎに戻る。

制御バス１８は、ＥＸＩＴ信号の論理的機能に対するラ
イン及びエラー信号の論理的機能に対するラインから成
る２つのラインを必要とするだけである。論理的機能は
ＯＲ論理でもよいが、その場合、ＥＸＩＴしていないモ
ジュールは全てのモジュールのエラー・サイクルを刺激
する。しかしながら、ＥＸＩＴ信号の機能をＡＮＤ論理
またはそれと同等のものとして、ＥＸＩＴされたモジュ
ール全てがエラー・サイクルを刺激するようにすること
が望ましい。

［良好な実施例］ Ｉ　８Ｍ８１００情報システムを記述した刊行物である
Ｐｒ１ｎｃｉｐｌｅ　ｏｆ　０ｐｅｒａｔｉｏｎ、　Ｆ
ｏｒｍ　Ｎａ　ＧＡ２３−００３１、　ｆｏｕｒｔｈ　
ｅｄｉｔｉｏｎ、　Ｎｏｖｅｍｂｅｒ　１９８１に適合
する単一プロセッサの特定の形式について、本発明の理
解に必要な範囲内で説明する。このプロセッサは、第３
図のブロック図に示されており、通常のメモリ２０のほ
か、通常の工／○（入出力）サブシステム２２、通常の
コンソール２４．３個の処理チップ２６．２８．３０（
第１図のモジュ＝１５− 一ル１０ａ〜Ｉｏｎに相当）、記憶容量の小さいＲＡＭ
３１（ｒレジスタ空間」と呼ばれる）、及び５ＣＵ（記
憶制御ユニット）チップ３２を含み、これらはバスの複
合体によって相互接続されている。基本的には、処理チ
ップ２６は演算論理ユニット（ＡＬＵ）であり、（以下
、ＲＰＯＣチップという）、処理チップ２８はメモリ・
アドレス発生器及び変換器であり（以下、ＭＡＳＳチッ
プという）、処理チップ３０はＩ１０サブシステム２２
を駆動するチップである（以下、ＣＨＡＮチップという
）。ＳＣＵチップ３２は、メモリ２０を直接制御し、ま
たシステム・クロック発生器及びプログラマブル・ライ
ン・アウト機構を内蔵している。

バス複合体は、大抵の場合、次のように構成される。

（ａ）　両方向性のシステム・データ・バス３４は３つ
の処理チップ２６．２８及び３０ならびにレジスタ空間
（ＲＡＭ３１）を相互接続する。

（ｂ）　両方向性の記憶データ・バス３６はシスチー　
１７−　ＱすＣ １６− ム・データ・バス３４とメモリ２０を相互接続する。

（Ｃ）　両方向性のＩ１０データ・バス３８はＣＨＡＮ
チップ３０及びＩ１０サブシステム２２を相互接続する
。

（ｄ）　単方向性のアドレス・バス４０はＭＡＳＳチッ
プ２８をメモリ２０及びＳＣＵチップ３２に接続する。

（ｅ）　単方向性の外部ステータス・バス４２はＰＲＯ
Ｃチップ２６をコンソール２４に接続する。

（ｆ）　両方向性の内部ステータス・バス４４は３つの
処理チップ２６．２８及び３０を相互接続するとともに
ＳＣＵチップ３２への単方向性接続を有する。

（ｇ）　単方向性の制御バス４６．４８．５０．５２．
５４及び５６は、ＳＣＵチップ３２をメモリ２０に、メ
モリ２０をＳＣＵチップ３２に、ＣＨＡＮチップ３０を
Ｉ１０サブシステム２２に、工／サブシステム２２をＣ
ＨＡＮチップ３ｏに、ＭＡＳＳチップ２８をＳＣＵチッ
プ３２に、ＣＨＡ１８− Ｎチップ３０をＳＣＵチップ３２にそれぞれ接続する。

（ｈ）　クロック・ライン５８はＳＣＵチップ３２を３
つの処理チップ２６．２８及び３０に接続する。

更に、単方向性のデータ・バス６０はＰＲＯＣチップ２
６をＭＡＳＳチップ２８に接続する（これは本発明には
関連しない）。ライン６２及び６４の対は論理的に内部
ステータス・バス４４の一部分を形成する。これらのラ
インは第１図の制御バス１８しこ相当し、３つの処理チ
ップを全方向的に接続する。ライン６２はＥｘＩＴライ
ン、ライン６４はエラー・ラインと呼ばれる。命令レベ
ルでチップの同期を決定し、制御するのは、これらの２
つのライン上の信号状態と、ＰＲＯＣ，ＭＡＳＳ及びＣ
ＨＡＮチップの個々の内部の局所状態との関係である。

動作が予定通りに行なわれるものと仮定すると、下位命
令レベルで、システム・クロック発生器によって生じた
２つのシステム・クロックによってシステム全体が同期
される。２つのシステム・クロックはソース・クロック
とシンク・クロックから成り、これらのクロックは互い
に重なり合うことはない。ソース・クロックはバスへの
、または組合せ論理へのデータ転送を開始させ、シンク
・クロックはバスからのデータの受取り、または結果の
ラッチを制御する。また、ソース・クロックは、アドレ
ス及び制御コードを送ることによって、メモリ２０の記
憶サイクルを開始させる。この場合、ＳＣＵチップ３２
はメモリ２０の記憶アレイをアクセスするのに必要なタ
イミング信号を発生し、もし必要ならば、現在のメモリ
・アクセスが完了するまでシンク・クロックの発生を遅
延させる。このように、システム・クロックの周期を変
更することによって、記憶サイクルは、全体としてプロ
セッサ・サイクルを構成する３つのチップ・サイクルに
同期されることになる。命令の実行は、命令の種類によ
って１〜５２２プロセツサ・サイクルを要し、平均４処
理サイクルが必要である。

［システムの概要コ ＝１９− プログラム実行の環境は適切な実行に必要な処理資源及
びステータス情報によって定義される。

プログラムに必要な処理資源には、レジスタと主記憶の
参照に用いるアドレスのセットが含まれる。

プログラム環境は制御情報の２つのベクトル、すなわち
プログラム・ステータス・ベクトル（ＰＳＶ）及びアド
レス制御ベクトル（Ａ　ＣＶ）によって記述される。

一般に、ＰＳｖは命令順序付けを制御し、汎用レジスタ
の割当を規定し、かつプロセッサのステータスをプログ
ラムに関連して保持するのに使用される。実行中のプロ
グラムを記述するＰＳｖは現在のＰＳｖと呼ばれる。も
し異なったＰＳｖが現在のＰＳｖとして導入されれば、
プロセッサの状態が変更され、新しいＰＳＶに含まれた
記述を用いて実行が継続される。現在のＰＳｖが書込ま
れると、後に実行を再開できるように、実行中のプログ
ラムの状態が保存される。

主記憶を参照するためプログラムによって用いられるア
ドレスは全て論理アドレスと呼ばれる。

２０− これらのアドレスは主記憶の物理的な場所を参照するの
に直接には使用されない。プログラムが使用できる論理
アドレスのセットは論理アドレス空間と呼ばれる。別個
の論理アドレス空間を各々のプログラムに割当てること
ができる。論理アドレス空間の大きさはＡＣＶによって
定義される。

ＳＣｖは各々のＰＳｖに関連し、新しいＰＳｖが導入さ
れると、新しいＡＣＶが導入される。新しいＡＣＶは、
そのプログラムに使用可能な論理アドレス空間を記述す
る。

論理アドレス空間を主記憶の物理的場所に関連づけるた
め動的アドレス再配置及び変換機能が用いられ、これら
のアドレス変換を制御するのにＡＣｖフィールドが使用
される。

ＰＳｖの命令アドレス・フィールドには、次に実行され
る命令の論理アドレスが含まれる。プログラムに割当て
られた１次及び２次汎用レジスタ・セットはＰＳｖにあ
る２つのフィールドによって識別される。ＰＳｖの他の
フィールドには、条件標識、プログラム・モード、及び
プログラム情報コードが含まれる。

プロセッサによるプログラム例外条件の監視から生じる
情報を報告するため、主としてプログラム情報コードが
使用される。条件標識は演算、論理及びＩ１０１００結
果を反映する。

監視プログラムの完全性を確保するため、プロセス制御
エレメント（ＰＣＥ）の制御情報を変える命令を一般に
使用することはできない。ＰＳｖによって適正に許可を
与えられたプログラムだけが、これらの命令を使用する
ことができる。

レジスタはレジスタ・グループ及びレジスタ・セットと
して編成される。２つのレジスタ・グループの各々に６
４のレジスタ・セットが設けられ、各々のセットはＯ〜
７の番号の８個の３２ビツト・レジスタからなる。６４
のレジスタ・セットからなる第１のグループは包括的に
１次レジスタ・グループとして知られている。６４セツ
トのうち、制御情報を保持するのに１６セツトが固定的
に割当てられ、プログラムは残りの４８セツトを汎用レ
ジスタとして使用することができる。６４レジスタ・セ
ットの第２のグループは２次レジスタ・グループとして
知られている。そのうち、制御情報を保持するのに１６
セツトが固定的に割当てられ、残りのセットは予備であ
る。

プログラムは、１次レジスタ・グループからの２セツト
を割当てられているので、１６個の汎用レジスタに情報
をアドレス指定できる。汎用レジスタは、アドレス指定
を行ない、演算論理動作におけるオペランド及び結果を
保持するのに用いられる。プログラムに割当てられた２
つのレジスタ・セットのうち、１つは１次レジスタ・セ
ットを指定され、他の１つは２次レジスタ・セットを指
定される。

主記憶アドレッシング配列は、プログラムによって使用
されるアドレスを、主記憶の物理的な場所に割当てられ
たアドレスから論理的に分離することに基づいている。

すなわち、プログラムによって使用されるアドレスは直
接、主記憶を参照するのに用いられないのである。この
分離によって、広範囲にわたる記憶保護を与え、記憶管
理のタス２３− クを容易にすることができる。プログラムが用いる論理
アドレスを主記憶における物理的な場所に関連づけるた
めに、動的アドレス変換機能が設けられている。

アドレス空間は、主記憶を参照するのに用いられるアド
レスのセットである。バイト位置は、０から連続的に始
まり、そのアドレス空間について規定された最大アドレ
スまで続けて番号が付けられる。

各々のプログラムには、論理的に別個のアドレス空間が
割当てられていることがある。同様に、論理的に別個の
アドレス空間が各々のチャネルエ１０動作に割当てられ
ることがある。これらのアドレス空間は論理アドレス空
間と呼ばれる。プログラムまたはチャネルによって用い
られる主記憶アドレスは全て論理アドレスとして扱われ
る。

実アドレス空間は、主記憶中の物理的な場所に割当てら
れたアドレスのセットである。実アドレス空間における
最大アドレスは、最高の番号が付けられた物理的場所に
相当する。

２４− プロセッサによって与えられた完全な論理アドレス・セ
ットを含むアドレス空間も定義される。

このアドレス空間はＰＣＥアドレス空間と呼ばれる。（
ＰＣＥアドレス空間は物理的な記憶場所に相当する実ア
ドレス空間ではない、）論理アドレス空間について指定
された大きさは、ＰＣＥアドレス空間の大きさを越える
ことはできない。

プログラム実行及びチャネルエ／○動作の間、論理アド
レス空間のアドレスは常にＰＣＥアドレス空間で動的に
再配置される。動的アドレス変換がアクティブでないと
き、再配置されたアドレスは実アドレスとして使用され
る。変換がアクティブのとき、再配置されたアドレスを
実アドレスに変換するため変換表が用いられる。変換機
能によって、再配置されたアドレスの連続ブロックを物
理的な主記憶の非連続ブロックに割当てることができる
。

基本的な論理アドレス変換は動的アドレス再配置である
。ＰＣＥアドレス空間において、各々の論理アドレス空
間には起点アドレスと呼ばれる開始位置が指定される。

論理アドレス空間の割当てられた大きさは、プログラム
またはチャネルエ／○動作によって使用できる最大論理
アドレスを決定する。監視プログラムによってＡＣＶに
置かれた情報により、起点及び大きさが表わされる。

各々の記憶アドレスを使用している間、動的アドレス再
配置機構は論理アドレスを検査する。もし論理アドレス
が論理アドレス空間における最大アドレスを越えれば、
プログラムの例外条件が表示される。もし論理アドレス
が前記最大アドレスを越えなければ、これは起点アドレ
スと組合され、ＰＣＥアドレス空間のアドレスを生じる
。このプロセスは、論理アドレス空間における連続アド
レスを、ＰＣＥアドレス空間における連続アドレスのセ
ットに写像する。

動的アドレス再配置は各記憶参照ごとに適用されるから
、アドレス空間に割当てられた起点を変更することによ
って、このアドレス空間をＰＣＥアドレス空間の違った
場所に移動させることができる。更に、複数のアドレス
空間を入子（ネ久ト）形にするようにその起点アドレス
を選択すれば、プログラム及びデータを共有することが
できる。

ＡＣＶは３２ビツトの長さで、起点フィールド、「大き
さ」のフィールド及び変換制御ビットを有する。

更に、記憶管理は動的アドレス変換機構によって支援さ
れる。この機能によって監視プログラムは、連続的な論
理アドレスを主記憶の非連続領域へ割当てるように管理
することができる。実アドレス空間の断片を１つの連続
論理アドレス空間に割当てることによって、設置された
主記憶を、より効率的に使用することができる。また、
この機能によって、記憶へのアクセスを制御する手段が
与えられる。

アドレス変換のため、ＰＣＥアドレス空間及び実アドレ
ス空間は、どちらも大きさの等しいブロックに論理的に
区分される。ブロックは、２０４８　（２Ｋ）バイトの
記憶場所を含み、２０４８の倍数のアドレスで開始する
。ＡＣＶにおいて動的アドレス変換が指定されていると
き、主記憶中ｄ２７− 記憶場所を参照するのに、ＰＣＥアドレス空間のアドレ
スを直接に使用することはない。その代り、監視プログ
ラムがＰＣＥアドレス空間内のブロックを実アドレスの
ブロックに関連付けできる変換表が与えられる。

ＰＣＥアドレス空間の項目ごとに１つの変換表項目が与
えられる。各々の変換表項目は３２ビツトの長さで、ブ
ロック・アドレス・フィールド及びアクセス制御のフィ
ールドを含む。変換表項目はＰＣＥアドレス空間のブロ
ックと同じ順序で編成され、ＰＣＥアドレス空間の連続
ブロックは変換表の連続項目と関連付けられる。動的ア
ドレス変換がアクティブ（ＡＣＶのビット位置３１が１
）のとき各々のアドレスは（再配置の後）変換表の対応
する項目を見つけるのに用いられる。変換表項目のブロ
ック・アドレスは、ＰＣＥアドレス空間のブロックに関
連する主記憶のブロックを指定する。

変換プロセスの間、各々の再配置されたアドレスは、２
つの部分：すなわちブロック・インゲン２８− クス及びバイト・インデックスを有するものとして扱わ
れる。ブロックス・インデックス部分は、対応する実ア
ドレスのインデックス上位ビットとして使用され、次い
でバイト・インデックスと連結されて、完全な実アドレ
スを形成する。

プログラム実行の要求に応答して、プロセッサはプログ
ラムに制御を与える。どのプログラムに制御を与えるべ
きかを決定するため、下記の３つのソースから来る要求
に応答して実行される機能はタスク指名機能と呼ばれる
： （ａ）　プログラムによって生じた要求（ｂ）　Ｉ１０
装置からの信号 （Ｃ）　一定のエラーの検出の結果生じた要求１次レジ
スタ・セットのグループからの特定の汎用レジスタ・セ
ットの割当て、及び論理アドレス空間の定義によって、
監視プログラムはプログラムの別個の実行環境を設定す
ることができる。

このように別個の環境が定義されるから、プログラムの
状態は、プログラム実行が延期されると自動的に保存さ
れ、後にプログラムが再開始されるとき復元される。

プログラム実行要求は、相対的な優先順位によって行な
われる。８レベルの優先順位が定義され、０〜７の番号
が付けられる。レベルＯは最高の優先順位として定義さ
れ、レベル１はレベルＯに次ぐ高い優先順位として定義
される。以下同様に定義され、レベル７は最低の優先順
位レベルとして定義される。ＰＣＥが命令を実行してい
る優先順位レベルは、現在の優先順位レベルと呼ばれる
。

プログラム実行要求の優先順位レベルは、割込み可能に
なることもあり、割込み禁止になることもある。優先順
位レベルが割込可能になると、その優先順位に関連する
プログラムに対し要求に応答して制御を与えることがで
きる。優先順位レベルが割込み禁止になると、そのレベ
ルのプログラムの要求は、全てそのレベルが割込可能に
なるまで保留のままである。

マスク・マスク及び普通マスクのｍビットによって、優
先順位レベルは、割込み可能になるか、または割込み禁
止になるかが制御される。これらの２つのマスクは制御
階層を構成する。１ビツトのマスク・マスクは、優先順
位レベル１〜７をグループとして制御する。８ビツトの
普通マスクは、優先順位レベルＯ〜７の各々について個
々に制御する。マスク・マスクは普通マスクよりも優先
する。

３番目のマスク、１ビツトのチャネル・マスクは、チャ
ネル入出力（Ｉｌｏ）動作が割込み可能になるか、また
は割込み禁止になるかを決定する。

プログラムは、そのＰＳＶ／ＡＣＶによって実行の優先
順位を与えられる。各々の優先順位レベルと関連するの
は、ＰＳＶ／ＡＣＶ情報を保持するために固定的に割当
てられている１次及び２次レジスタの位置である。ＰＳ
ｖ及びＰＳｖと対をなすＡＣＶを保持するレジスタ位置
は、１つの優先順位レベルと独得に関連付けられている
。従って、プログラム実行の優先順位レベルは、そのＰ
ＳＶ／ＡＣＶ対を保持するレジスタ位置によって決定さ
れる。

２つのＰＳＶ／ＡＣＶ対のレジスタ位置は各々３１− の優先順位レベルに関連づけられている。１つは１次Ｐ
ＳＶ／ＡＣＶ対を指定され、他の１つは２次ＰＳＶ／Ａ
ＣＶ対を指定されている。この２重のＰＳＶ／ＡＣＶ機
能によって、監視プログラム及びアブレケーション・プ
ログラムは、同じ優先順位レベルで実行することができ
るａ１次Ｐｓｖ／ＡＣＶ対は、ふつう監視プログラムで
使用されるべきであり、２次ＰＳＶ／ＡＣＶ対はどのプ
ログラムでも使用することができる。

１次レジスタ・セットの連続レジスタの偶数番号と奇数
番号の対にＰＳｖ情報が保持される。ＰＳｖのレジスタ
位置に対応するのは２次レジスタ・セットのレジスタ位
置である。この２次レジスタは、対応するＡＣＶを保持
するため固定的に割当てられている。

プログラム、Ｉ１０装置、または検出されたエラーによ
って生じた要求に応答してタスク指名機能が動作する。

これらのプログラム実行要求は、現在のプログラムの中
断、及び新しいＰ　Ｓ　Ｖ／ＡＣｖ対の導入を生じるこ
とがある。このため、プ３２− ログラム実行要求は割込み要求と呼ばれる。割込み要求
は、常に優先順位レベルと関連付けられ、特定の優先順
位レベルでのプログラム実行要求を表わす。

Ｉ１０装置からの割込み要求はＩ１０割込み要求ベクト
ル（ＩＯＩＲＶ）に保持される。現在実行中のプログラ
ムによって生じた要求は、プログラム割込要求ベクトル
（Ｐ　Ｉ　ＲＶ）に保持される。

Ｉ　ＯＩ　ＲＶ及びＰＩＲＶでは、８優先順位レベルの
各々について１ビツト位置が定義される。特定の優先順
位レベルでのプログラム実行要求は、そのレベルに関連
付けられたビットによって指示される。割込み要求を指
示するため、Ｉ／○装置に優先順位レベルを割当てるこ
とができる。

システム検査は、優先順位レベル０でのプログラム実行
要求を生じ、エラー割込み要求ベクトル（Ｅ　Ｉ　ＲＶ
）に表示される。システム検査のグループには、計算機
検査、Ｉ１０検査、チャネル例外が含まれ、これらのプ
ログラム例外は、１次トＳｖがアクティブである（通常
、監視プログラムのエラーを表わす）間に検出される。

プログラム実行の優先順位レベルを選択するため実行す
る手順は、優先順位レベル・タスク指名と呼ばれる。概
念的には、プログラム実行の優先順位レベルを選択する
手順は、あらゆる動作単位の後に繰返される。割込み不
能な命令の完全な実行が単一の動作単位である。割込可
能な命令の場合、動作単位は命令の１部分だけの実行か
ら成ることがある。中断された命令は、通常、次に制御
を与えられると、自動的に次の動作単位から再開始され
る。

プロセッサは、全ての要求を合同し、割込禁止された優
先順位レベルに関連付けられた要求を除外することによ
って、どの優先順位レベルの選択が適当であるかを決定
する。通常、所与のレベルのプログラム実行を行なうた
めには、そのレベルの割込み要求がなければならない。

割込み要求を有する最高の割込み可能優先順位レベルに
関連付けられたＰＳＶ／ＡＣＶ対に制御が与えられる。

もし選択されたレベルが現在のレベルと同じならば、プ
ログラム実行は現在のレベルの次の動作単位のところで
継続する。しかしながら、次の２つの場合に、現在の優
先順位レベルで新しいプログラムが制御を与えられる６
第１の場合は、ＣＡＬＬ　ＰＳＶ命令の実行であって、
これは同じ優先順位レベルの反対の（２重の）ＰＳＶ／
ＡＣＶ対を導入する（１次ＰＳＶ／ＡＣＶ対がら２次の
対へ、または２次の対がら１次の対へ切替える）。

第２の場合は、２次ＰＳｖがアクティブの間にプログラ
ム例外に出合ったときに生じる。この場合、現在の優先
順位レベルの１次ＰＳＶ／ＡＣＶ対が導入される。どち
らの場合も、たとえ新しいＰｓＶ／ＡＣＶ対が導入され
ても現在のレベルは変らない。中断の後に現在のレベル
に制御が戻されると、８ビツトの制御ベクトル、プログ
ラム活性化ベクトル（ＰＡＶ）が更新され、どのＰ　Ｓ
　Ｖ／ＡＣｖ対が導入されるべきかが指示される。

選択されたレベルと現在のレベルが異なる場合、現在の
レベルのプログラム実行が中断され、選択されたレベル
のプログラムが制御を与えられる。

３５− 次の場合に新しい優先順位レベルが選択される：（ａ）
　現在のレベルよりも高い優先順位レベルのプログラム
実行要求があり、且つ高い方の優先順位レベルが割込み
可能であるとき。

（ｂ）　現在の優先順位レベルのプログラム実行要求が
除去されるか、または現在のレベルが割込み禁止であり
、且つもう１つの要求が存在している、すなわち割込み
可能な優先順位レベルに関連づけられているとき。

通常、割込み可能な優先順位レベルの割込み要求がある
間だけ、プロセッサはそのレベルでのプログラム実行を
継続する。また、現在のレベルの割込要求がないときで
さえも、マスク・マスクを用いてそのレベルでのプログ
ラム実行を継続することができる。現在の優先順位レベ
ルのプログラム実行を継続する要求が除去されると、そ
のレベルのプログラム実行は、現在の命令の完了によっ
て終了するものとみなされる。

現在の優先順位レベルでのプログラム実行が終了し、他
の割込み可能な優先順位レベルの割込み３６− 要求がないときは現在の命令の完了で待ち状態が開始さ
れる。割込み要求によって待ち状態が終了すると、あた
かも最後の命令の完了時に割込み要求があったかのよう
に、優先順位レベルのタスク指名が再開される。

割込みは、制御を１つのＰＳＶ／ＡＣＶ対から受取って
、もう１つのＰＳＶ／ＡＣＶ対に与えるとき、ＰＣＥに
よって実行される活動と定義される。制御を取られたＰ
ＳＶ／ＡＣＶに関連づけられたプログラムは、中断プロ
グラムと呼ばれる。

現在の優先順位レベル、またはより高いレベルのどちら
の場合も、新しいＰＳＶ／ＡＣＶ対が導入される（新し
いプログラムに制御が与えられる）べきであると、ＰＣ
Ｅのタスク指名機能が決定すると割込みが生じる。この
割込み動作は自動的に実行される。

割込み動作には、現在のＰＳｖの記憶、一定の制御情報
の更新、及び新しいＰＳｖならびにＡＣＶの導入が含ま
れる。現在のＰＳｖからの情報は、ＰＳｖがロードされ
たレジスタ位置に記憶される。

現在のＡＣＶは、プログラム実行の間、その内容を変更
できないので記憶されない。新しいＰＳ■／ＡＣＶ対に
よる指定に従って、処理は再開される。この割込動作は
ＰＣＥによって自動的に実行され、ＰＳｖ情報の記憶、
または新しいＰＳＶ／ＡＣＶ対の導入のためにプログラ
ムによる動作は不要である。

記憶されたＰＳｖは、割込み時に実行中のプログラムに
関連する、必要な全てのＰＣＥステータス情報を保持す
る。プログラム実行がエラーに関連しない要求のために
割込まれると、次に実行される命令のアドレスが、記憶
されたＰＳｖに含まれる。これによって中断されたプロ
グラムの自動的な再開が可能になる。

プログラム例外の結果として割込みが生じる。

すなわちシステム検査情報がＰＳｖに記憶されると、そ
れによって、割込みが生じたときに実行中の命令の識別
が可能になる。また、この情報は、適切な場合に、中断
されたプログラムの再開に使用することができる。その
根拠は、プログラムに使用可能になった追加の情報によ
って明らかにされる。特定の情報及びその位置は割込み
の種類によって決まる。

入出力サブシステムの入出力装置と主記憶の間、または
入出力装置とプロセッサのレジスタの間の情報転送は入
出力動作と呼ばれる。入出力装置へ、または入出力装置
からデータを転送するのに２つの方法を用いることがで
きる。それらはプログラム入出力及びチャネル入出力と
呼ばれる。

プログラム入出力（ＰＩＯ）は、入出力装置とＰＣＥの
間の単一のデータ単位の転送に関係する。

この転送は、特に入出力装置と入出力命令において指定
された汎用レジスタとの間に生じる。ＰＩＯは、入出力
装置を選択的にリセットし、がっ装置ステータス情報を
読取って変更するのに用いられる。またＰＩＯは、希望
する入出力装置動作がプログラムによって直接制御され
ることになっているときに使用される。入出力命令は３
つ用意されている。そのうちの２つは、入出力装置へ、
または入出力装置から単一のデータ・バイトを転送３９
− し、残りの１つは単一の半ワードを転送する。そのＰＳ
ｖのプログラム・モード・フィールドに正しい許可が表
示されるプログラムによってだけ、入出力命令を実行す
ることができる。

チャネル入出力（ＣＨＩＯ）は、入出力装置と主記憶の
間の複数単位のデータの転送に関係する。

ＣＨＩＯは主として、高いデータ速度の情報転送に用い
られる。プラグラムがＣＨＩＯ動作を開始した後、プロ
グラムは自由に他の作業を実行できる、すなわちチャネ
ルは、プログラム実行とは非同期にデータを転送する。

ＰＣＥの内部機能をチャネルと共用してＣＨＩＯ動作を
制御することができる。この共用は自動的に行なわれ、
実行時間の増加を除けば、プログラムへの影響はない。

各々のＰＩＯ命令は、８ビツトの装置アドレス、８ビツ
トのコマンド、及びデータを送受する汎用レジスタのオ
ペランド位置を指定する。入出力命令の実行は、アドレ
ス指定された装置の論理的選択（接続）、装置へのコマ
ンド転送、及び装置との１つのデータ単位の転送からな
る。データ単位−４０＝ が転送された後、入出力命令の実行は終了する。

現在のＰＳｖの条件標識は、ＰＩＯ動作の結果を反映す
るようにセットされる。入出力命令の実行中に、チャネ
ルがエラーを検出すると、システム検査割込が発生する
。

チャネル入出力動作は、主記憶と入出力装置の間の複数
単位のデータを転送するのに用いられる。

チャネルは、主記憶とのデータ転送を同期させる。

チャネルの機能は、並行動作する入出力装置によって共
用することができる。各々の並行動作する装置は、１つ
または複数のデータ単位を転送する時間間隔を得る。こ
の時間間隔は、バーストのバイト数および装置の転送速
度のような、装置の動作特性によって決まる。このよう
な時間間隔の間、１つの装置だけがチャネルに論理的に
接続される。

プログラムは、入出力命令によってＣＨＩＯ動作を開始
する。装置は、入出力命令によって指定されたＰＩＯコ
マンド・コードをＣＨＩ○動作の開始と解釈する。ＣＨ
ＩＯ動作を開始するコマンド・コードは、装置が具体的
にどれであるかによって決まる。

通常、情報の３要素：すなわちコマンド、開始主記憶論
理アドレス、及びデータ・カウントが、ＣＨＩ○動作を
制御するのに必要である。ＣＨＩ○動作を開始する前に
実行された、１つまたは複数の入出力命令によって制御
情報を装置に供給することができる。その代りに、ＣＨ
ＩＯ動作中に制御情報をデータとして装置に書込むこと
もできる。

データの読取りまたは書込み、およびアドレス情報の読
取りまただ書込みのような動作は、ＣＨ工○コマンドに
よって指定することができる。開始主記憶アドレスは、
論理アドレスを含むチャネル・ポインタの番号を指定す
ることによって得られる。

チャネル・ポインタは、ＣＨＩ　Ｏ動作中にチャネルに
よって使用され、主記憶をアドレス指定する。ＣＨＩＯ
動作では６４のチャネル・ポインタが供給される。各々
のチャネル・ポインタは、セット８〜１−５から１次レ
ジスタの１つの固定的に割当てられる。ＣＨＩＯ動作の
間、チャネルはチャネル・ポインタの論理アドレスを維
持、更新する。

チャネル・ポインタ中の開始アドレスは、チャネルが最
初のデータ・バイトを授受する主記憶内の場所を指定す
る。このアドレスは、監視プログラムによって供給され
るか、またはＣＨＩＯ動作の間に入出力装置から読取る
ことができる。記憶場所は昇順アドレスで使用される。

主記憶と情報が授受されるのにつれて、チャネル・ポイ
ンタのアドレスがチャネルによって増加される。動作完
了時には、チャネル・ポインタのアドレスは、主記憶と
授受されたバイト数に等しい量だけチャネルによって増
加されている。

チャネル・ポインタはＡＣＶに関連付けられている。チ
ャネルによって使用されるすべての主記憶アドレスは、
論理アドレスとして扱われる。ＡＣＶは、主記憶との転
送の間、チャネルによって使用される論理アドレス空間
を定義する。各々の記憶を参照する間、論理アドレスは
動的アドレス−４３＝ 再配置機能によって再配置される。ＡＣＶでアドレス変
換が指定されると、再配置されたアドレスは、動的アド
レス変換機能によって変換されるか、または実アドレス
として使用される。

通常、ＣＨＩＯ動作は、最後の情報単位が装置と授受さ
れるまで続行する。しかしながら、チャネルは、例外を
検出するか、または装置の誤動作を検出すると、即座に
データ転送を中止し、装置を論理的に切断し、システム
検査割込みを発生する。チャネル入出力動作が終了する
と、装置は、その終了を入出力割込みによって合図する
ことができる。入出力割込みを発生しない装置の場合は
、プログラムによる照会によって終了を決定することが
できる。

動作終了時、装置ステータスには、ＣＨＩ○動作の実行
に関する状態を表示する情報が含ま九でいる。このステ
ータス情報は装置の基本ステータス・レジスタに記憶さ
れる。追加のステータス情報は、もしあれば、装置の特
定のステータス・レジスタに記憶される。ステータス情
報は、プログ−躬− ラムによって、ステータス情報を読取る１つまたは複数
のＰＩＯコマンドを実行することによって得ることがで
きる。

プログラム実行に際し、現在のＰｓｖの命令アドレスに
よって指定された場所から命令が取出される。そして、
順々に次の命令をアドレス指定するために、取出された
命令のバイト数だけ命令アドレスが増加される。そして
、取出された命令が実行され同じステップが、新しい命
令アドレスの値を用いて繰返される。しかしながら、ス
テップの２つのシーケンスは重なり合って、命令の先取
りを行なうことができる。

サブルーチン連結、意志決定、及びループ制御を行なう
ために、通常の順次命令の実行は、分岐動作を用いて変
更することができる。

また、順次命令の実行は、新しいＰｓｖが導入されると
変更される。

［命令実行］ ＰＲＯＣ，ＭＡＳＳ及びＣＨＡＮチップが協同して命令
を実行する方法を説明するため、次の３種類の命令につ
いて説明する： （ａ）　レジスタ対レジスタ命令 （ｂ）　分岐命令 （ｃ）　シフト／回転命令 ＭＡＳＳチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する。

ＰＲＯＣチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する。

ＣＨＡＮチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する。

現１μ針東令（７）！１玄Δ冥しρ ＭＡＳＳチップ：命令アドレス・カウンタを増加する。

ＥＸＩＴ信号を発生する。

ＰＲＯＣチップ＝（下位の）オペランドを取出し、処理
する：ＡＮＤ、ＯＲ，ＸＯＲ，Ａ ＤＤ・・・・ ＥＸＩＴ信号を発生する。

ＣＨＡＮチップ：割込み要求をサンプリングし、優先順
位を決める。

ＥＸＩＴ信号を発生する。

現在の　令の　２サイクル ＭＡＳＳチップ：命令ストリームから命令を先取りする
。

命令バッファからの次の命令を 命令レジスタにロードする。

次の命令を復号する。

先取りされた命令を命令バッフ ァにロードする。

ＰＲＯＣチップ；（上位の）オペランドを取出し、処４
７− 理する：ＡＮＤ、ＯＲ，ＸＯＲ，Ａ ＤＤ・・・・ 状態コードをセットする。

結果を記憶する。

命令バッファからの次の命令を 命令レジスタにロードする。

次の命令を復号する。

先取りした命令を命令バッファ にロードする。

ＣＨＡＮチップ：命令バッファからの次の命令を命令レ
ジスタにロードする。

次の命令を復号する。

先取りした命令を命令バッファ にロードする。

光峡 １の　への　後のサイクル ＭＡＳＳチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

４８− 次の命令を復号する。

ＰＲＤＣチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する。

ＣＩ（ＡＮチップ；前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する。

現在の　ムの第１サイクル ＭＡＳＳチップ＝（上位の）分岐アドレスを取出す。

ＰＲＯＣチップ：（下位の）分岐アドレスを取出し、Ｍ
ＡＳＳチップに送る。

分岐条件を検査し、その結果を ＭＡＳＳ及びＣＨＡＮチップに指 示する。

ＣＨＡＮチツプ二割込み要求をサンプリングし、優先順
位を決める。

・の合ムのｒ２サイクル ＭＡＳＳチップ：分岐アドレスの変換表項目を取出す６ ＰＲＯＣチップ：ノーオペレーション ＣＨＡＮチップ：ノーオペレーション の　ムの　３サイクル ＭＡＳＳチップ：分岐アドレスを変換し、より大きい命
令を取出す。

命令アドレス・カウンタを増加す る。

目的命令を命令バッファにロー ドする。

ＥＸＩＴ信号を発生する。

ＰＲＯＣチップ：目的命令を命令バッファにロードする
。

ＥＸＩＴ信号を発生する。

ＣＨＡＮチップ：割込み要求をサンプリングし、優先順
位を決める。

目的命令を命令バッファにロー ドする。

ＥＸＩＴ信号を発生する。

在の命令の第４サイクル ＭＡＳＳチップ：命令バッファから次の命令を先取りす
る。

目的命令を命令レジスタにロー ドする。

次の命令を命令バッファにロー ドする。

ＰＲＯＣチップ二目的左目的レジスタにロードする。

次の命令を命令バッファにロー ドする。

ＣＨＡＮチップ：目的命令を命令レジスタにロードする
。

次の命令を命令バッファにロー ドする。

５１− ＭＡＳＳチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する ＰＲＯＣチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する。

ＣＨＡＮチップ：前の命令の実行を完了する。

現在の命令を命令レジスタにロ ードする。

次の命令を復号する。

現在の命令の第１サイクル ＭＡＳＳチップ：ノーオペレーション ＰＲＯＣチップ：シフト／回転オペランドを取出し、シ
フト・レジスタにロードする。

ＣＨＡＮチツプ二割込み要求をサンプリングし、優５２
− 先順位を決める。

在の命令の第２サイクル ＭＡＳＳチツプ二ノーオペレーション ＰＲＯＣチップ：オペランドを１ビツトだけシフト／回
転する シフト／回転カウンタを減少す る。

シフト／回転カウンタを０につ いて検査し、非Ｏの場合はサイク ル２を、Ｏの場合はサイクル３を 実行する。

（注：このサイクルは９２８７回 転カウンタ＝０になるまで繰返す。

在の　人の　３サイクル ＭＡＳＳチップ：命令アドレス・カウンタを増加する。

ＥＸＩＴ信号を発生する。

ＰＲＯ（：チップ：シフト／回転の結果を検査する。

状態コードをセットする。

ＥＸＩＴ信号を発生する。

ＣＨＡ　Ｎチツプ二剤込み要求をサンプリングし、優先
順位を決める。

ＥＸＩＴ信号を発生する。

現在の命令の第４サイクル ＭＡＳＳチップ：命令を先取りする。

命令バッファからの次の命令を 命令を命令レジスタにロードし。

復号する。

先取りした命令を命令バッファ にロードする・ ＰＲＯＣチップ：シフト／回転の結果を記憶する。

命令バッファからの次の命令を レジスタにロードし、復号する。

先取りした命令をロードする。

ＣＨＡＮチップ：命令バッファからの次の命令を命令レ
ジスタにロードし、復号する。

先取りした命令を命令レジスタ にロードする。

［注釈］ 命令は先取りされるので、データ・フローにおける種々
の命令を区別するため「前」、「現在」、ｒ次」及び「
目的」のラベルが用いられている。

従って現在の命令の実行サイクルが開始及び終了する正
確な時点での動作、ならびにターミナル機能の構成を説
明することが可能である。ＥＸＩＴ信号は、命令レジス
タのサイクルと一定の関係を有し、たとえ現在の命令の
種々の動作が、命令レジスタが再ロードされるのと同時
に実行されても、次の命令が再ロードされる直前に発生
される。もし先取りがなかったならば、現在の命令に関
連する全ての動作は、ＥＸＩＴ命令の発生時に完了して
いるであろう。

命令アドレス・カウンタは、アクティブなＰＳ■の一部
分であり、かつ論理カウンタであって、物理的カウンタ
ではない。

同様に、シフト／回転カウンタは命令フィールドである
。

ハーフ・レジスタからシフト／回転オペランドが取出さ
れ、その結果は同じハーフ・レジスタに記憶される。

ＡＬＵの大きさはレジスタの４分の１に過ぎないので、
ハーフ・レジスタの大きさのオペランドの論理または演
算動作を実行するのに２回のパスが必要である。

［ハードウェアの概要］ ハードウェア全体について詳細に説明する必要は殆んど
ないが、制御装置は本発明にとって重要であるので、そ
れについて説明する。レジスタ空間（ＲＡＭ３１）はシ
ステムによって指定された全てのレジスタを含み、現在
の動作に必要なレジスタ・セットは、ＰＲＯＣチップ２
６の制御の下にレジスタ・キャッシュ（バッファ）にペ
ージ化されているが、各々のキャッシュ・レジスタの半
分がＰＲＯＣチップ２６内に存在し、他の半分はＭＡＳ
Ｓチップ２８内に存在している。データ・バス６０は、
必要なとき、ＰＲＯＣチップ２６からＭＡＳＳチップ２
８への高速経路をハーフ・レジスタに与える。ＰＲＯＣ
チップ２６は、ハーフ・レジスタ幅の演算論理ユニット
（ＡＬＵ）の外にシフト・ユニットを収容し、ＭＡＳＳ
チップ２８はアドレスを発生する加算器及び変換表索引
構構を収容している。ＣＨＡＮチップ３０は、入出力制
御論理を収容しているが、記憶／レジスタに対する入出
力動作のため、メモリ２０及びレジスタをアクセスする
他のチップの使用を必要とする。

２つのレジスタのレジスタ・キャッシュ及び制御装置を
除けば、ハードウェアは従来のものと同じである。

［チップによる命令制御］ ＰＲＯＣ，ＭＡＳＳ及びＣＨＡＮチップ２６．２８及び
３０の各々の命令実行は同じように行なわれる。各々の
チップ制御装置は、英国特許明細書第１２２５２５３号
で開示された制御装置のように、処理モジュール全体に
使用され、現在の命令は、チップに共通する部分につい
て部分的に復号され、選択されたチップ下位機能につい
て更に個々に詳細に復号される。本発明の実施例で使用
されたハードウェアは、３つのチップのどの場合も、第
４図に示すように、それ自体は従来のプログラマブル論
理アレイ（ＰＬＡ）の集合体を含む。

各チップにある命令バッファ・レジスタ８０は命令レジ
スタ８２へ接続されており、０ＰＣＯＤＥを受取るよう
に設計された命令レジスタ８２の部分はＰＬＡシーケン
サ８４に接続されている。命令バッファ・レジスタ８ｏ
はシステム・データ・バス３４に接続され、ＰＬＡシー
ケンサ８４は、クロック・ライン５８を介してシステム
・ドックに接続されている。ＰＬＡシーケンサ８４の出
方信号は、ＰＬＡシーケンサ８４に入力としてフィード
バックされるとともに、複数のＰＬＡ副コントローラ８
６．８８の入力として並列に供給される。ＰＬＡシーケ
ンサ８４は共通部分の復号を行ない、ＰＬＡ副コントロ
ーラ８６．８８は、自らが制御する下位機能に必要な制
御信号パターンだけを発生する。Ｐ　Ｔ＝　Ａシーケン
サ８４及びＰＬＡ副コンＩ・ローラ８６．８８を−まと
めにしたものが主コントローラ１２ａ〜１２ｎ（第１図
）であ−って、このような構成がチップごとに１つずつ
ある。

ＰＬＡ自体は従来のものであって、入力のＡＮＤアレイ
９０．９２．９４及び内部的にそれらに接続された出力
の○Ｒアレイ９６．９８，１００を含む。それぞれのケ
ースで、ＡＮＤアレイへの入力信号パターンが少なくと
もＡＮＤアレイの論理接続セットの１つに一致した場合
、そしてその場合にだけ、ＡＮＤアレイで有意の信号が
発生し、内部的にＯＲアレイに供給される。ＯＲアレイ
は、出力信号すなわち、ＯＲアレイの内部での論理的接
続によって結合されたとき、接続されたＡＮＤアレイに
よって供給された有意な信号の関数を生じる。

従って、ＡＮＤアレイの一致がない場合には、ＯＲアレ
イ出力は生じないから、無効なＡＮＤアレイの論理接続
は不要である。同様に、ＰＬＡ副コントローラ８６．８
８は個々の下位機能を制御するから、それらのＯＲアレ
イには、関連する下位機能の制御信号セットを供給する
のに必要にし＝５９− て十分な出力ライン数があるだけでよい。第４図は概念
的なものを示すにすぎないが、そこに示すように、ＰＬ
Ａ副コントローラ８６は、５つの入力結合に一致し、８
つの出力信号を生じるのに対し、ＰＬＡ副コントローラ
８８は、１２の入力結合に一致するが、３つの出力信号
だけを生じる。

ＰＬＡシーケンサ８４は、不特定数の多数の入カバター
ン数に一致し、４つの出力信号を生じる。

また、○ＰＣＯＤＥ、システム・クロック及びそれ自身
の出力の外に、ＰＬＡシーケンサ８４は、チップ内のラ
ッチからチップ・ステータス信号を入力として受取る。

その機能は、その出カバターンによって示された計算機
ステータスのシーケンスを発生させることである。従っ
て、 マシン状態Ｎ＝（マシン状態Ｎ　−１；　０ＰＣＯＤＥ
；ステータス；クロック） 一方 制御信号パターン＝（マシン状態Ｐ＋マシン状態Ｑ＋マ
シン状態Ｒ） ＥＸＩＴ信号は、ＰＬＡシーケンサ８４によっ６０− て発生する。

しかしながら、処理チップのどれかが異常動作した場合
、命令レベルでプロセッサの同期を保持するのに、クロ
ック制御のみに頼るのは不十分である。この前者の同期
形式に対して本発明が適合する。

ＰＲＯＣ，ＭＡＳＳ及びＣＨＡ　Ｎチップの各々は、他
のチップに無関係に現在の命令を復号するから、クロッ
クだけによる制御は、チップのどれかによる実行を不完
全なものとし、通常の機構では、容易に、または直ちに
検出することができない。適切なプロセッサ・サイクル
数の後に、新しい命令を挿入することによって、人間に
よる出力研究によってだけ検出可能な結果をプロセッサ
から生じるのは当然である。従って、コントローラが、
現在の命令の実行を完了すると、または完了していると
みなすと、各々の処理チップは、ＥＸＩＴ信号を発生す
るように調整される。同期エラーは、ＥＸＩＴ信号の比
較によって検出することができるが、これだけでは十分
ではない。

前述の詳細な説明で述べたように、プロセッサは、異な
ったシステム・タスクの種類に関連する８つの割込みレ
ベルを有する。従って、一般にタスクを変更するには、
特に、単なる再試行では回復不可能なエラーの場合に必
要となるような問題プログラムの実行から、診断ルーチ
ンの実行に変更するには、１つの割込みレベルでの動作
からもう１つの割込みレベルでの動作への切換えが必要
であって、そしてそうするには切替命令を実行すること
が必要である。もし何らかの理由によって、ＰＲＯＣ，
ＭＡｓｓ及びＣＨＡ　Ｎチップの少なくとも１つが現在
の命令の完全な実行に失敗すれば、切替を生ザしめる状
況をマスクすることなしに、切替を実行できる状態に各
チップを駆動することが必要であって、更に、前記のよ
うな準備動作は、チップごとに独自に、かつ通常のコン
トローラを使用しないで実行する必要がある。その理由
は、切替はそれ自体、新しい命令の挿入を必要とするか
らである。

［チップによるエラー制御コ エラーの場合、主コントローラのＰＬＡシーケンサ８４
及びエラーＰＬＡ１０２　（第５図参照）から成る副コ
ン１〜ローラ１４ａ〜１４ｎ（第１図）によってチップ
制御が行なわれる。シーケンサは、独立したシーケンサ
を用いることもあるが、共用した方が便利である。

第５図において、他の素子に対応して詳細に示されてい
るＰＬＡシーケンサ８４は２つの出力を有し、その１つ
は、１本の信号ライン（Ｅ　Ｘ　Ｉ　Ｔライン１０４）
、で主コントローラのマシン状態ラインの束の一部分で
あり、他の１つは、複数のマシン状態の信号ラインの束
（複数ライン１０６）で、副コントローラに所属する。

これらのラインはマシン状態の信号ラインであるから、
全てフィードバックされ、ＰＬＡシーケンサ８４に入力
を供給する。ＰＬＡシーケンサ８４に対する残りの主コ
ントローラ入力は、全て図面から省かれている。ＥＸＩ
Ｔライン１０４は、負荷１１２を介して＋Ｖに接続され
た共通の外部のＥＸＩＴライン６３− ６２とアースとの間に接続されたオフ・チップ・ドライ
バ１１０に、インバータ１０８を介して接続されている
。従って、各ＰＬＡシーケンサ８４がそれ自身のＥＸＩ
Ｔ信号を発生している場合、そしてその場合だけ、共通
のＥＸＩＴライン６２は＋■の有意状態になる。ＥＸＩ
Ｔライン６２は、ライン１１４からＸＯＲゲート１１６
を介してチップに再接続されている。ＸＯＲゲート１１
６には、もう１つの入力としてＥＸＩＴライン１０４が
接続されている。エラーＰＬＡ１０２には、ライン１１
８を介してＸＯＲゲート１１６からの入力、及び複数ラ
イン１０６を介してＰＬＡ８４からの入力が供給される
。

エラーＰＬＡ１０２は（図示されていない経路を介して
）チップ論理に出力制御信号を供給するとともに、ライ
ン１２０及び１２２を介して（ライン１２０の場合は更
にＯＲゲート１２６を経て）リセット優位のエラー・ラ
ッチ１２４にセット及びリセット出力を供給する。エラ
ー・ラッチ１２４のセット出力は、接地されたチップ・
ドライバ＝６４− １１１を介して、負荷１１５を経て十■に接続されたエ
ラー・ライン６４に、供給される。従って、エラー・ラ
ッチ１２４がセットされていない場合、そしてその場合
にだけ共通のエラー・ライン６４は＋Ｖの有意状態であ
る。換言すれば、エラー・ラッチ１２４が１つでもセッ
トされている場合には、接地電位の有意状態である。エ
ラー・ライン６４は、インバータ１２８を介してチップ
に再接続され、インバータ１２８は、ＯＲゲート１２６
と、ライン１３０を介してＰＬＡシーケンサ８４との入
力に接続される。このように、ＰＬＡシーケンサ８４か
らのＥＸＩＴ信号と、共通のＥＸＩＴライン６２の信号
状態の間の、ＸＯＲゲート１１６によって検出された局
所的な不一致、ならびに他のいずれかのチップのエラー
・ラッチ１２４のセツティングによって、局所のエラー
・ラッチがセットされるとともに、エラー信号入力がラ
イン１３０からＰＬＡシーケンサ８４に供給される。

これが、第２図のｒＥ　Ｘ　Ｉ　ＴＪの後の分岐の「不
一致またはエラー？」で命令ループまたはエラー・ルー
プかを決定する理由である。

ライン６２及び６４を合わせると、第１図の制御バス１
８に相当する。

ＭＡＳＳチップ： ＰＲＯＣチップ： ＣＨＡＮチップ： は、前の命令の実行を完了し、次の命令を命令レジスタ
にロードして、 ＭＡＳＳチップ：　ＥＸＩＴ信号を発生し、非同期状態
： 内部ＥＸＩＴ≠外部ＥＸＩＴ を検出する、 ＰＲＯＣチップ：ＥＸＩＴ信号を発生しそこなう、 ＣＨＡＮチップ：ＥＸＩＴ信号を発生し、非同期状態： 内部ＥＸＩＴ≠外部ＥＸＩＴ を検出する （まで、必要なとき、３チツプすべてによって現在の命
令のｎ−１サイクルを） 復号する。

中間のサイクル （その間１次の命令は命令バッファにロードされない） ＭＡＳＳチップ：エラー信号を活性化する。

ＰＲＯＣチップ：エラー信号を受取ってラッチする。

ＣＨＡＮチップ：エラー信号を活性化する。

再同期及びエラー報告シーケンスの第１サイクルＭＡＳ
Ｓチップ：エラー・ラッチをリセットする。

ＰＲＯＣチップ：エラー・ラッチをリセットする。

ＣＨＡＮチップ：エラー・ラッチをリセットする。

（注：全てのエラー・ラッチがリセツサされるまで、ど
のユニットもこの点から進まない。）第２サイ先夾 ＭＡＳＳチップ：ノーオペレーション ＰＲＯＣチップ：ノーオペレーション ＣＨＡ　Ｎチップ：ノーオペレーション６７− 第」Ｐ之イ３し弘 ＭＡＳＳチップ：ノーオペレーション ＰＲＯＣチップ二ノーオペレーション ＣＨＡＮチップ：エラー・ブロック・インデックス（Ｆ
ＢＩ）アドレスを発 生する。

（注：このアドレスは、メモリ２０の所定の場所に、報
告されたエラーを記憶するのに用いられる。）第Ａコ朴
（ダｐ− ＭＡＳＳチップ：ＥＢＩアドレスを受取る。

ＰＲＯＣチップ：ノーオペレーション ＣＨＡ　Ｎチップ：ＥＢＩアドレスをＭＡＳＳチップに
送る。

髪）丈不り座 ＭＡＳＳチップニ一時レジスタにＦＢＩアドレスを記憶
する。

ＰＲＯＣチップ二ノーオペレーション ＣＨＡＮチップ：プロセス検査エラーを報告する。

６８− １」し丈イ３ｂり ＭＡＳＳチップ二ノーオペレーション ＰＲＯＣチップ：ノーオペレーション ＣＨＡＮチップ：マシン検査エラーを報告する。

第７サイクル ＭＡＳＳチップ二ノーオペレーション ＰＲＯＣチップ二ノーオペレーション ＣＨＡＮチップ：ノーオペレーション 茅旦丈柔久氾 ＭＡＳＳチップ二ノーオペレーション ＰＲＯＣチップ：プロセス検査エラーを報告する。

ＣＨＡＮチップ：プロセス検査エラーを受取る。

第９サイクル ＭＡＳＳチップ：ノーオペレーション ＰＲＯＣチップ：マシン検査エラーを報告する。

ＣＨＡＮチップ：マシン検査エラーを受取る。

第１０サイクル ＭＡＳＳチップ：ノーオペレーション ＰＲＯＣチツプ：ノーオペレーション ＣＨＡ　Ｎチップ二ノーオペレーション第」−シ丈イ３
仙繋 ＭＡＳＳチップ：プロセス検査エラーを報告する。

ＰＲＯＣチップ：ノーオペレーション ＣＨＡ　Ｎチップ：プロセス検査エラーを受取る。

策上裟丈乙之永 ＭＡＳＳチップ：マシン検査エラーを報告する。

ＰＲＯＣチップ二ノーオペレーション ＣＨＡＮチップ：マシン検査エラーを受取る。

第１３サイクル ＭＡＳＳチップ二ノーオペレーション ＰＲＯＣチップ：ノーオペレーション ＣＨＡＮチップ：ＥＩＲＶ及びＰＥＣエラー・ステータ
スを発生する。

第１４サイクル ＭＡＳＳチップ二ノーオペレーション ＰＲＯＣチップ二ノーオペレーション ＣＨＡＮチップ：ノーオペレーション 裏」」１悲インし火 ＭＡＳＳチップ二ノーオペレーション ＰＲＯＣチップ二ノーオペレーション ＣＨＡ　Ｎチップ二ノーオペレーション簗よ旦丈不文座 ＭＡＳＳチップ：アクセス・エラーが検出された場合、
ＦＢＩを記憶する。

ＰＲＯＣチップ二ノーオペレーション ＣＨＡ　Ｎチップ二ノーオペレーション第１７サイクル ＭＡＳＳチップ二ノーオペレーション ＰＲＯＣチップ：ノーオペレーション ＣＨＡＮチップ二ノーオペレーション 第１８サイクル ＭＡＳＳチップ：必要ならば、ＮＳＩ変換項目を取出す
。

ＰＲＯＣチップ：ノーオペレーション ＣＨＡＮチツプ二ノーオペレーション 第１９サイクル ＭＡＳＳチップ：ＮＳＩを取出し、命令バッファに記憶
する。

７ｌ− ＰＲＯＣチップ：ＮＳＩを命令バッファに記憶する。

ＣＨＡＮチップ：ＮＳＩを命令バッファに記憶し、レベ
ルＯのＰＳ■スワッ プを要求する。

簸又立ｉ乙り座 ＭＡＳＳチップ：ＮＩＳ＋２を取出し、ＮＳＩ／ＰＳＶ
スワップを復号する。

ＰＲＯＣチップ：　ＮＳ　Ｉ／ＰＳＶＸ’７ツプを復号
する。

ＣＨＡＮチップ：　ＮＳ　Ｉ／ＰＳＶスワップを復号す
る。

現在、レベル０で実行中の場合は、レベルＯのＰＳｖス
ワップの第１サイクルが実行される。

このように、同期エラーがいずれかのチップによって検
出されると、そのチップによって非同期信号が活性化さ
れる。それによって、そのチップのエラー制御ＰＬＡが
エラー・セット信号を活性化し、エラー・セット信号は
、フィードバック構成によってエラー・ラッチにラッチ
される。フィー７２〜 一ドパツク構成は、システムの全てのチップを相互接続
するエラー・ラインのエラー信号を用い、この信号（ｒ
−」）の活性化によって各チップのエラー・ラッチがセ
ットされる。各チップの内部のエラー信号は各チップの
５ＥＱＲＰＬＡに入力し、エラー信号がアクティブのと
き、各５ＥＱＲＰＬＡは現在の動作を完結し、エラー状
態になる。各々のエラー制御ＰＬＡは、各チップの５Ｅ
ＱＲＰＬＡのマシン状態出力を受取り、それがエラー状
態の最初の下位状態を認めると、次にそのエラー・リセ
ット信号を活性化する。エラー・セットはリセット優位
であるから、それによって各チップが動作し、外部のエ
ラー信号（「＋」）を放棄する。エラー信号が非活性化
（ｒ十Ｊ　）　されていると、各チップの内部エラー信
号は非活性化（ｒ−」）される。全てのチップがエラー
状態の最初の状態になるまで、これらの外部及び内部エ
ラーの状態を得ることはできない。エラー状態の最初の
状態になったチップは、エラー・ラインの非活性化によ
って示すように、他の全てのチップが同じ状態になるま
では、その状態のままである。

全てのチップが同じ状態になった後、チップはエラー・
ルーチンを通じて同期しながら動作を続行する。従って
、フィードバック構成は、非同期エラーを報告し、エラ
ーの詳細の報告、及びエラーの検出とその取扱いに関連
する後の動作について、チップを再同期化するのに適す
る。

【図面の簡単な説明】

第１図は本発明による一般化された単一プロセッサの簡
略図、 第２図は第１図のプロセッサの動作の一簡略化された流
れ図、 第３図は本発明によるプロセッサの１つの良好な形式の
物理構造のブロック図、 第４図は第３図のプロセッサの１つの処理チップの主コ
ントローラのブロック図、 第５図は第３図のプロセッサの副コントローラの構造の
概要図である。 １０ａ〜１０ｎ・・・・モジュール、１２　ａ−１２ｎ
・・・・主コントローラ、１４ａ〜１４ｎ・・・・副コ
ントローラ、２０・・・・メモリ、２２・・・・■／○
サブシステム、２４°゛°゛コンソール、２６・・・・
ＰＲＯＣチップ、２８・・・・ＭＡＳＳチップ、３ｏ・
・・・ＣＨＡＮチップ、３１−・・ＲＡＭ、３２・・・
・ｓｃＵチップ、８０°°°・命令バッファ・レジスタ
、８２・・・・命令レジスタ、８４・・・・ＰＬＡシー
ケンサ、８６．８８・・・・ＰＬＡ副、：１　’／　ト
０−　ラ、９ｏ、９２．９４・・−・ＡＮＤ７Ｌ／イ、
９６．９８．１００・・・・ＯＲアレイ、１０２・・・
・エラーＰＬＡ、１゜８・・・・インバータ、１１０・
・・・オフ・チップ・ドライバ、１１１・・・・チップ
・ドライバ、１１６　、。 ・・ＸＯＲゲート、１２４・・・・エラー・ラッチ、１
２６・・・・ＯＲゲート、１２８・・・・インバータ。 ７５− ７６− ＦＩＧ、３ ＦＩＧ　４ ＦＩＧ、５ ＋Ｖ十Ｖ アメリカ合衆国ニューヨーク州 ウッドストック・サララド・レ ーン８番地

Claims (1)

1. 【特許請求の範囲】 機能的に異なった複数の処理モジュールを含み、前記モ
   ジュールの各々は他の前記モジュールと無関係に現在の
   命令を復号し且つ該命令の実行の終了機能としてＥＸＩ
   Ｔ信号を発生するように構成されている単一プロセッサ
   において、 前記モジュールのすべてを相互接続するＥＸＩＴ信号線
   と、 前記モジュールの各々に設けられ、該当する前記モジュ
   ールでローカルに発生された前記ＥＸＩＴ信号を前記Ｅ
   ＸＩＴ信号線へ供給するための信号分配手段とを備え、 前記ＥＸＩＴ信号線はその状態が複数の前記信号分配手
   段から供給される前記ＥＸＩＴ信号の状態の論理関数と
   して決定されるように配列されており、 さらに、前記モジュールの各々に設けられ、該当する前
   記モジュールでローカルに発生された前記ＥＸＩＴ信号
   の状態と前記ＥＸＩＴ信号線の状態との間の不一致を検
   出するためのモニタ手段と、前記モジュールの各々に設
   けられ、前記モニタ手段からの不一致出力に応答して該
   当する前記モジュールを予定の状態へ強制するための自
   己順序づけ手段とを備えたことを特徴とする、複数の処
   理モジュール間の同期維持装置。