JPS608938A - Debugging system of microprogram - Google Patents
Debugging system of microprogramInfo
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- JPS608938A JPS608938A JP58117855A JP11785583A JPS608938A JP S608938 A JPS608938 A JP S608938A JP 58117855 A JP58117855 A JP 58117855A JP 11785583 A JP11785583 A JP 11785583A JP S608938 A JPS608938 A JP S608938A
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- microprogram
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Abstract
Description
【発明の詳細な説明】
この発明はマイクロ・プログラムのデバッグ・システム
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a micro program debugging system.
近年開発されているディジタル電子機器とυ分けCPU
においては、マイクロ・プログラム制御方式が主流とな
っておシ、マイクロ・プログラムのデバッグ・システム
は欠かせない存在となっている。Digital electronic devices and υ-divided CPUs developed in recent years
In today's world, micro program control methods have become mainstream, and micro program debugging systems have become indispensable.
この発明は、マイクロ・プログラム制御方式で。This invention uses a microprogram control method.
かつハードウェア量の縮少が要求されるCPUのマイク
ロ・プログラムのデバッグ・システムに関するものであ
る。The present invention also relates to a debugging system for CPU micro programs that requires a reduction in the amount of hardware.
第1図は、従来のこの種のマイクロ・プログラムのデバ
ッグ・システムを示す図である。第1図において、(1
)はマイクロ・プログラム制御方式のCPUであり、以
下に説明するハードウェアにより構成されている。(2
)はマイクロ・プログラムを記憶しておくコントロール
・メモリをアドレッシングするカレント会アドレス・レ
ジスタ(以下CARという)である。(3)はこのCA
R(2)から出力されるコントロール・メモリのアド
レス信号曜である。FIG. 1 is a diagram showing a conventional micro program debugging system of this type. In Figure 1, (1
) is a micro-program control type CPU, and is composed of the hardware described below. (2
) is a current address register (hereinafter referred to as CAR) that addresses the control memory that stores the microprogram. (3) is this CA
This is the control memory address signal output from R(2).
(4)はマイクロ・プログラムを記憶しておくだめの。(4) is not a good idea to memorize the micro program.
読出しのみの機能を持つリード・オンリ・メモリ素子で
構成されるコントロール・メモリ(以下C−ROMとい
う)であり、前記アドレス信号線(3)によってアドレ
ッシングされたアドレスに記憶しであるマイクロ・命令
コードを出力する。(5)はこのC−ROM+4+の出
力線である。(6)は書込みと読出しの機能をもつライ
タプル・メモリ素子で構成されるコントロール・メモリ
(以下WCMという)である。(7)はSVCMt61
をCP 1.1 (11f7)外部カラアドレッシング
するだめのアドレス信号線である。(8)はこのアドレ
ス信号線(7)と前記CA R(21から出力されるア
ドレス信号線(3)のいずれをWCM(61のアドレス
信号線として使用するかを切り変えるセレクタである。It is a control memory (hereinafter referred to as C-ROM) consisting of a read-only memory element with a read-only function, and a micro-instruction code is stored at the address addressed by the address signal line (3). Output. (5) is the output line of this C-ROM+4+. Reference numeral (6) denotes a control memory (hereinafter referred to as WCM) composed of write-pull memory elements having write and read functions. (7) is SVCMt61
CP1.1 (11f7) This is an address signal line for external color addressing. (8) is a selector that switches which of this address signal line (7) and the address signal line (3) outputted from the CAR (21) is used as the address signal line of the WCM (61).
(9)はこのセレクタ(8)の切シ変え信号線であり、
CPU(11の外部から供給される。OIはこの切り
変え信号線(9)に切り変え信号を発生するスイッチで
ある。αυはセレクタ(8)の出力であシ、前記wcM
f6)ヲアドレツシングするアドレス信号線である。α
2は前記wcMf6)のデータ入力線であシ。(9) is the switching signal line of this selector (8),
It is supplied from outside the CPU (11). OI is a switch that generates a switching signal to this switching signal line (9). αυ is the output of the selector (8), and the wcM
This is an address signal line for addressing f6). α
2 is the data input line of the wcMf6).
CP U fl)の外部から供給される。a3は前記W
CM(61の書込み信号線であシ、これにょシ、前記
アドレス信号線aυによってアドレッシングさし7’i
−WCM(61のアドレスに前記データ入力線0りを介
して送られてくるマイクロ命令コードを書込む。Q4)
はW CM+61の出力線であり、アドレス線0υによ
ってアドレッシングされたWCM(61のアドレスの内
容がこれに出力される。09は現在実行中のマイクロ命
令コードを保持するコントロール・データ・レジスタ(
CDR−Aという)であり、前記C−ROM (41ま
たはWCM(6)から出力されるマイクロ命令コードの
いずれか刻々とセットする。aeは前記C−ROM(4
)の出力線(5)とWCM(6)の出力線α→のいずれ
をCDR−A Q!9の入力線として使用するかを切シ
変えるだめのセレクタである。αηはこのセレクタQf
9の切シ変え信号線であり、CPU(1)の外部から供
給される。α槌はこの切シ変え信号線aηに切り変え信
号を発生するスイッチである。α傷は前記CDI’L−
A(1!9の入力線であり、スイッチ(11と切り変え
線αカ及びセレクタOQによって、前記C−ROM (
41の出力線(5)またはWCM+6)の出力線α乃の
いずれかが選択され。CPU fl) is supplied from outside. a3 is the above W
CM (write signal line 61, address signal line aυ for addressing 7'i)
-WCM (Write the microinstruction code sent via the data input line 0 to address 61.Q4)
is the output line of WCM+61, and the contents of the address of WCM (61) addressed by address line 0υ are output to this.09 is the control data register (09) that holds the microinstruction code currently being executed.
The microinstruction code output from the C-ROM (41) or the WCM (6) is set every moment. ae is the C-ROM (41).
) output line (5) of WCM (6) and output line α→ of CDR-A Q! This is a selector for changing whether to use it as an input line for 9. αη is this selector Qf
9 switching signal line, which is supplied from outside the CPU (1). The α mallet is a switch that generates a switching signal on the switching signal line aη. The α damage is the CDI'L-
It is the input line of A (1!9), and is connected to the C-ROM (
Either the output line (5) of 41 or the output line α of WCM+6) is selected.
この入力線α9にCDR−A(1!9にセットすべき次
のマイクロ命令コードが出力される。翰はCDR−Aα
9の出力線である。QυはCDR−人(I!9からその
出力線−を介して出力されるマイクロ命令コードを。The next microinstruction code to be set to CDR-A (1!9) is output to this input line α9.
9 output line. Qυ is the microinstruction code output from CDR (I!9 through its output line).
マイクロ命令コードによって制御される〕1−ドウエア
に供給するだめのバッファ・ゲートである。Controlled by microinstruction code] 1-A buffer gate for supplying hardware.
(社)はこのバッファ・ゲートの出力禁止信号線であj
5.CPU(11の外部から供給される。(ハ)はこの
バッファ・ゲートの出力禁止信号線に禁止信号を発生す
るスイッチである。(財)は前記バッファ・ゲート0υ
の出力線である。(ハ)はこの出力線c2→を介して供
給されるマイクロ命令コードによって制御を受けるハー
ドウェアである。(ホ)は前記CA R(21の入力線
であシ、このハードウェア(ハ)によって作成されたコ
ントロール・メモリすなわちc −ROM f4)また
はWCMf61のアドレス信号がこれに出力される。is the output inhibit signal line of this buffer gate.
5. It is supplied from the outside of the CPU (11). (c) is a switch that generates an inhibition signal on the output inhibition signal line of this buffer gate.
This is the output line of (c) is hardware controlled by the microinstruction code supplied via this output line c2→. (e) is the input line of the CAR (21), to which the address signal of the control memory (c-ROM f4) created by this hardware (c) or WCM f61 is output.
@は前記CA R(2)のセット許可信号線であり、前
記ハードウェア(ハ)によって作成されたCAR(2)
のセット許可信号がこれに出力される。(ハ)は前記C
DR−人a9のセット許可信号線であり、前記ノ・−ド
ウエア(ハ)によって作成されたCDR−AQ!9のセ
ット許可信号がこれに出力される。翰はくり返しパルス
(以下クロックという)を作成するオシレータ(以下O
SCという)である。(至)はとの0SC(至)から出
力されるクロッ・りを前記CA Rf2)とCDR−A
09及びハードウェア(ハ)に供給するクロック供給線
である。前記CAR(2)に対するコントロール・メモ
リのアドレス信号のセット、CDR−Mi暖に対する次
に実行すべきマイクロ命令コードのセット及びハードウ
ェア(ハ)の動作は、全てこのクロツりに同期化されて
刻々と行なわれる。@ is the set permission signal line of the CAR (2), and the CAR (2) created by the hardware (c)
A set permission signal is output to this. (c) is the above C
This is the set permission signal line of DR-A9, and CDR-AQ! was created by the software (c). A set permission signal of 9 is output to this. Kan is an oscillator (hereinafter referred to as O) that creates a repetitive pulse (hereinafter referred to as clock).
SC). (To) The clock signal output from 0SC (To) is the above CA Rf2) and CDR-A.
09 and hardware (c). The setting of the control memory address signal for the CAR (2), the setting of the next microinstruction code to be executed for the CDR-Mi, and the operation of the hardware (c) are all synchronized with this clock and executed every moment. It is done.
次に、従来のマイクロ・プログラムのデバッグ・システ
ムにおけるデバッグ手順について説明する。通常マイク
ロ・プログラムのデバッグとは。Next, a debugging procedure in a conventional micro program debugging system will be explained. What is normal micro program debugging?
前記C−ROM (41に記憶させておくマイクロ・プ
ログラムが正しいかどうかを、C−ROM(4)に記憶
する前に何らかの手段でシュミレーションすることをい
う。従来のデバッグ・システムにおいては。This refers to simulating by some means whether the microprogram to be stored in the C-ROM (41) is correct before storing it in the C-ROM (4). In conventional debugging systems.
まず前記バッファ・ゲー)Gυの出力禁止信号を作成す
るスイッチ(ハ)を禁止側にすることによって。First, by setting the switch (c) that creates the output prohibition signal of the buffer game (Gυ) to the prohibition side.
前記ハードウェア(ハ)の動作を固定する。また、前記
セレクタ(8)の切シ変えスイッチ01をCP U (
+1の外部からのアドレス信号線(7)を有効にする側
にする。The operation of the hardware (c) is fixed. In addition, the switch 01 of the selector (8) is set to the CPU (
+1 external address signal line (7) is enabled.
次に、とのc p U (11の外部からのアドレス信
号線(7)と前記w CM (61のデータ入力線α2
及び書込み信号線03を用いて、CPU(1)の外部か
らデバッグしたいマイクロ・プログラムをWCM(61
に順次書込みを行なう。WCM(6)へのマイクロ・プ
ログラムの書込みが終了したら、前記セレクタαQの切
り変えスイッチ(IllをWCM(61の出力線α4を
有効にする側にし。Next, the external address signal line (7) of c p U (11) and the data input line α2 of w CM (61)
and write signal line 03 to write the microprogram to be debugged from outside the CPU (1) to the WCM (61).
Sequentially write to. When writing of the micro program to the WCM (6) is completed, set the changeover switch (Ill) of the selector αQ to the side that enables the output line α4 of the WCM (61).
前記セレクタ(8)の切シ変えスイッチ(lIをCA
R(21の出力のアドレス信号線(3)を有効にする側
にした後に、前記バッファ・ゲート0υの出力を禁止状
態にしてあったスイッチ(ハ)を許可側にする。これに
より、上記手順であらかじめWCM(6+に書込まれて
いたマイクロ・プログラムの実行が開始される。Turn the selector (8) on/off switch (lI to CA)
After setting the address signal line (3) of the output of R(21) to the valid side, the switch (c) which had prohibited the output of the buffer gate 0υ is set to the enable side.As a result, the above procedure Execution of the microprogram written in advance in the WCM (6+) is started.
この場合、マイクロ・プログラムの実行開始アドレス及
び最初に実行するマイクロ命令コードは。In this case, the execution start address of the microprogram and the first microinstruction code to be executed are:
当然ながらハードウェア(ハ)によって各々CAR12
+及びCDR−AQ!9に準備されていなければならな
い。これは、前記バッファ・ゲー)2υの出力が禁止状
態にある時、出力線(財)には全て論理10′が出力さ
れると仮定すれば、ハードウェア(ハ)はこれを1種の
マイクロ命令コードと解することにより。Naturally, depending on the hardware (c), each CAR12
+ and CDR-AQ! Must be ready by 9. This means that if we assume that when the output of the buffer game 2υ is disabled, logic 10' is output to all output lines, the hardware (c) will By interpreting it as an instruction code.
前記CA R(21の入力線(ハ)とCAR(21のセ
ット許可信号線(5)及びCDR−AQ!9のセット許
可信号線(至)を制御することによって実現できる。例
えば全て論理20′のマイクロ命令コードにおいては、
CAR(2)の入力線(ハ)に全て0″を出力しておき
、CAR(2+のセット許可信号線罰とCDR−AQ9
のセット許可信号線(ハ)の各々にセット許可信号を出
力しておくように、ハードウェア(至)を構成しておく
ことによ#)0番地からのマイクロ・プログラムのスタ
ートが可能となる。一方、この場合上記手順におけるW
CM(61へのデバッグしたいマイクロ・プログラムの
書込みは0番地から行なう必要がある。かくして開始さ
れたデバッグしたいマイクロ・プログラムの美行が終了
したら、実行結果を点検し。This can be realized by controlling the input line (c) of the CAR (21), the set permission signal line (5) of the CAR (21), and the set permission signal line (to) of the CDR-AQ!9. For example, all logic 20' In the microinstruction code of
Output all 0'' to the input line (c) of CAR (2), and set the CAR (2+ set permission signal line punishment and CDR-AQ9
By configuring the hardware (to) so that a set permission signal is output to each of the set permission signal lines (c) in #), it is possible to start the micro program from address 0. . On the other hand, in this case, W in the above procedure
It is necessary to write the micro program to be debugged into the CM (61) starting from address 0. When the micro program to be debugged that has been started in this way has finished running successfully, check the execution results.
マイクロ・プログラムに誤りがあれば、WCM(21に
書込むマイクロ・プログラムを訂正して上記手順をくシ
返す。If there is an error in the micro program, correct the micro program written to the WCM (21) and repeat the above procedure.
従来のマイクロ・プログラムのデバッグ・システムは以
上のように構成されているので、CPUが通常使用状態
においては不要なWCMを実装する必要かあ]、cpu
にとって無駄なハードウェア構成となるなどの欠点があ
った。この発明は、この欠点を改善するためになされた
もので、WCMを実装する必要のないマイクロ・プログ
ラムのデバッグ・システムを提供するものである。Since the conventional micro program debugging system is configured as described above, is it necessary to implement WCM, which is unnecessary when the CPU is in normal use?
However, there were drawbacks such as a useless hardware configuration. The present invention was made to improve this drawback and provides a micro program debug system that does not require WCM implementation.
第2図に、この発明のマイクロ・プログラムのデバッグ
・システムの図を示す。第2図において。FIG. 2 shows a diagram of the micro program debugging system of the present invention. In fig.
(11はマイクロ・プログラム制御方式のCPUであシ
、以下に説明する)1−ドウエアによ多構成されている
。(2)はマイクロ・プロゲラ、ムを記憶しておくコン
トロール・メモリをアドレッシングするCARである。(Denoted at 11 is a CPU of micro program control type, which will be explained below). (2) is a CAR that addresses the control memory that stores the micro program.
(3)はこのCA R(21から出力されるコントロー
ル・メモリのアドレス信号線である。(4)はマイクロ
・プログラムを記憶しておくためのC−ROMであシ、
前記アドレス信号線(3)によってアトレンジングされ
たアドレスに記憶しであるマイクロ命名コードを出力す
る。(5)はとのC−ROM(4>の出力線である。α
啼は現在実行中のマイクロ命令コードを保持してお(C
DR−Aでありt”−ROM(4)から出力されるマイ
クロ命令コードをC−ROM(4)の出力線(5)を介
して刻々とセットする。(3) is the address signal line of the control memory output from this CAR (21). (4) is the C-ROM for storing the micro program.
The address signal line (3) outputs a micro naming code stored at the atranged address. (5) This is the output line of C-ROM (4>). α
It holds the currently executing microinstruction code (C
The microinstruction code which is DR-A and is output from the t''-ROM (4) is set every moment via the output line (5) of the C-ROM (4).
■はCDR−A(lGの出力線である。QυはCDR−
Aα啼からその出力線(イ)を介して出力されるマイク
ロ命令コードを、マイクロ命令コードによって制御され
るハードウェアに供給するためのバッファ・ゲートであ
る。@はこのバッファ・ゲートの出力禁正信号線であf
i、CPU(1)の外部から供給される。■ is the output line of CDR-A (lG). Qυ is the CDR-A (lG output line)
This is a buffer gate for supplying the micro-instruction code outputted from Aα via its output line (A) to the hardware controlled by the micro-instruction code. @ is the output prohibition signal line of this buffer gate f
i, supplied from outside the CPU (1).
(財)は前記バッファ・ゲー11υの出力線であシ、こ
の発明の構成においては、cpU(+)の外部から供給
されるマイクロ命令コードのバッファ・ゲートの出力線
とワイヤドORされる。(ハ)はこの出力線(24)を
介して供給されるマイクロ命令コードによって制御を受
けるハードウェアである。(イ)は前記CAR(2)の
入力線であシ、このハードウェア(ハ)によって作成さ
れたコントロール・メモリすなわちC−ROM(4)の
アドレス信号がこれに出力される。(5)は前記CA
R(21のセット許可信号線であシ、前記ハードウェア
(ハ)によって作成されたC A R(2)のセット許
可信号がこれに出力される。(ハ)は前記CDR−AQ
!9のセット許可信号線であシ、前記ハードウェア(ハ
)によって作成されたCDR−A(151のセット許可
信号がこれに出力される。翰はクロックを作成するOS
Cである。(至)は前記CAR(2)とCDI’L−A
(1!9及びハードウェア(ハ)にクロックを供給する
クロック供給線であシ、この発明の構成においては、前
記OSC翰から出力されるクロックとCP U (4)
の外部から供給されるクロックのいずれを使用するかを
選択するセレクタを介したクロックがこのクロック供給
線(至)に出力される。(31)はそのだめのセレクタ
である。(32)は前記oscHよシクロツクを出力す
るクロック線であり、前記セレクタ(61)に入力する
。is the output line of the buffer gate 11υ, and in the configuration of the present invention, it is wired ORed with the output line of the buffer gate of the microinstruction code supplied from the outside of the cpU(+). (c) is hardware controlled by the microinstruction code supplied via this output line (24). (A) is the input line of the CAR (2), to which the address signal of the control memory, ie, C-ROM (4), created by this hardware (C) is output. (5) is the above CA
The set permission signal line of C A R (21) is used to output the set permission signal of C A R (2) created by the hardware (C). (C) is the set permission signal line of CDR-AQ
! The set permission signal line 9 is connected to the CDR-A (the set permission signal 151 is output to this) created by the hardware (c).
It is C. (to) is the above CAR (2) and CDI'L-A
(1!9) and the clock supply line that supplies the clock to the hardware (c). In the configuration of this invention, the clock output from the OSC wire and the CPU (4)
A clock is output to this clock supply line via a selector that selects which of the externally supplied clocks to use. (31) is a useless selector. (32) is a clock line that outputs a clock signal from the oscH, and is input to the selector (61).
(33)はCP Ufl)の外部からクロックを供給す
るためのクロック線であり、前記セレクタ(31)に入
力する。(34)は前記セレクタ(31)の切シ変え信
号線であシ、これにより08CcAのクロック線(32
)とcpU (11の外部からのクロック線(33)の
いずれを使用するかを選択する。以上がこの発明におけ
るCPU(1)の構成の説明である。以上のこの発明の
説明の文中において、[cPUfl)の外部]とあるの
は以下に説明する。マイクロ・プログラム・デバッグ装
置(以下デバッグ装置という)を示している。(65)
はそのデバッグ装置であり、以下に説明するハードウェ
アにより構成されている。(36)は各種の処理制御機
能をもつ汎用的なプロセッサであり、前記c p U(
1)の外部からのクロック線(33)にクロックを出力
する機能、前記セレクタ(31)の切シ変え信号線(5
4)に切シ変え信号を出力する機能、前記バッファ・ゲ
ー)(211の出力禁止信号線いに出力禁止信号を出力
する機能、及びデバッグしたいマイクロ・プログラムを
人間の操作によって内部に記憶させておく機能、更に人
間の操作によってそのマイクロ・プログラムを任意に変
更する機能、また以下に説明するデバッグ装置(35)
の他の構成品の制御を行なう機能などをもつ。(67)
は前記CDR−Aa5と同等のコントロール・データ・
レジスタ(以下CDR−Bという)である。(38)は
このCDR−Bの出力線である。(39)は前記バッフ
ァ・ゲートQυと同等のバッファ・ゲートであシ、その
出力線はバッファ・ゲー)Hの出力線Q4にワイヤドO
Rさパれる。(40)はこのバッファ・ゲー) (39
)の出力禁止信号線であシ、前記プロセッサ(66)よ
シ禁止信号がこれに出力される。(41)は前記CDR
−B(37)のデータ入力線であシ、前記プロセッサ(
36)よシデータがこれに出力される。(42)は前記
CDR−B(!+7)のセット信号線であり、前記プロ
セッサ(36)よりセット信号がこれに出力される。以
上がこの発明の構成である。(33) is a clock line for supplying a clock from the outside of the CPU Ufl, and is input to the selector (31). (34) is the switching signal line of the selector (31), which causes the 08CcA clock line (32
) and cpU (11) to select which of the external clock lines (33) to use.The above is an explanation of the configuration of the CPU (1) in this invention.In the above description of this invention, [External to cPUfl)] will be explained below. A micro program debugging device (hereinafter referred to as debugging device) is shown. (65)
is the debugging device, which is composed of the hardware described below. (36) is a general-purpose processor with various processing control functions, and the c p U (
1) function of outputting a clock from the outside to the clock line (33), the switching signal line (5) of the selector (31)
4) A function to output a switching signal to the buffer game) (211), a function to output an output prohibition signal to the output prohibition signal line 211, and a function to internally store the microprogram to be debugged by human operation. A function to modify the micro program arbitrarily by human operation, and a debug device (35) described below.
It has functions such as controlling other components of the system. (67)
is the same control data as the CDR-Aa5.
This is a register (hereinafter referred to as CDR-B). (38) is the output line of this CDR-B. (39) is a buffer gate equivalent to the buffer gate Qυ, and its output line is a wired O
R and pass. (40) is this buffer game) (39
) to which the processor (66) outputs a prohibition signal. (41) is the CDR
-B (37) data input line, the processor (
36) The data is output to this. (42) is a set signal line of the CDR-B (!+7), to which a set signal is output from the processor (36). The above is the configuration of this invention.
次に、この発明のマイクロ・プログラムのデバッグ・シ
ステムのデバッグ手順について説明する。Next, the debugging procedure of the micro program debugging system of the present invention will be explained.
この発明のデバッグ手順の特徴は、前記CPIJ(1)
の外部からデバッグ装置(35)を接続し、デバッグ手
順の全てをこのデバッグ装置(35)の制御によって行
なうところにある。まず、前記プロセッサ(36)K7
”バッグしたいマイクロ・プログラムを記憶させる。次
に前記OS CrAから出力されるクロック線(62)
とプロセッサ(36)から出力されるクロック線(33
)を切り変えるセレクタ(31力切シ変え信号線(34
)に、プロセッサ(66)によシ、プロセッサ(36)
から出力されるクロック線(63)を有効にする切シ変
え信号を出力する。また、前記CP U (1)内のバ
ッファ・ゲー)C1υの出力禁止信号線(2)に、プロ
セッサ(36)により出力禁止信号を出力し、デバッグ
装置(35)内のバッファ・ゲー) C59)の出力禁
止信号、i@ (40)に、プロセッサ(36)によシ
出力を許可にする信号を発生する。その後、プロセッサ
(36)によシ、前記CDR−B (37)に対し、デ
ータ入力線(41)とセット信号線(42)を介して、
プロセッサ(36)にあらかじめ記憶しであるデバッグ
したいマイクロ・プログラムの先頭のマイクロ命令コー
ドをセリトンワ前記クロック線(33)にクロックを1
発のみ出力する。これにより、cpU(1)内のノ・−
ドウエアT25)に対し、1つのマイクロ命令コードと
1発のクロックが供給されるので、ノ1−ドウエア(ハ
)はそのマイクロ命令コードに対応した動作を1回行な
う。The feature of the debugging procedure of this invention is that the CPIJ (1)
A debugging device (35) is connected from the outside of the computer, and all debugging procedures are performed under the control of this debugging device (35). First, the processor (36) K7
"Store the micro program you want to bag. Next, connect the clock line (62) output from the OS CrA.
and a clock line (33) output from the processor (36).
) to switch the selector (31 power cut switch signal line (34
) to the processor (66), to the processor (36)
A switching signal is output to enable the clock line (63) output from the clock line (63). In addition, the processor (36) outputs an output prohibition signal to the output prohibition signal line (2) of the buffer game (C1υ) in the CPU (1), and the buffer game (C59) in the debug device (35) is outputted by the processor (36). The output prohibition signal i@ (40) generates a signal that enables the processor (36) to output. After that, the processor (36) inputs the data to the CDR-B (37) via the data input line (41) and the set signal line (42).
The first microinstruction code of the microprogram to be debugged is stored in the processor (36) in advance, and a clock is applied to the clock line (33).
Outputs only the output. This causes the node in cpU(1) to
Since one microinstruction code and one clock are supplied to the software T25), the software T25) performs the operation corresponding to the microinstruction code once.
次にデバッグしたいマイクロ・プログラムの2つ目のマ
イクロ命令コードを、前記手順によりCDR−B (3
7)にセットし、クロックm(33)にクロックを1発
出力する。これにより、ノ・−ドウエア(25)は2つ
目のマイクロ命令コードに対応した動作を1回行なう。Next, write the second microinstruction code of the microprogram you want to debug into CDR-B (3
7) and output one clock to clock m (33). As a result, the software (25) performs the operation corresponding to the second microinstruction code once.
以下、デバッグしたいマイクロ・プログラムの3つ目以
降のマイクロ命令コードについても上記2つ目と同様の
手順によシ、マイクロ命令コードとクロックを順次出力
する。かくしてデバッグしたいマイクロ・プログラムの
出力が終了したら、ハードウェア(ハ)の動作結果を点
検し。Thereafter, for the third and subsequent microinstruction codes of the microprogram to be debugged, the microinstruction codes and clocks are sequentially output using the same procedure as the second one. After the output of the micro program you want to debug is completed, check the operation results of the hardware (c).
マイクロ・プログラムに誤りがあれば、プロセッサ(6
6)に記憶しであるマイクロ・プログラムを訂正して上
記手順をくシ返す。また、マイクロ・プログラムの動作
結果の点検は、各マイクロ命令コードとクロックの出力
が1回終る毎に行なうことや、マイクロ・プログラムの
途中の任意の箇所で行なうことなどもできる。If there is an error in the micro program, the processor (6
6) Correct the stored microprogram and repeat the above procedure. Furthermore, the operation results of the microprogram can be checked each time each microinstruction code and clock output is completed, or at any arbitrary point during the microprogram.
マイクロ・プログラムのデバッグが終了し、マイクロ・
プログラムを前記C−ROM+4)に記憶させた段階で
は、デバッグ装置(35)はCP U (1)から切り
離される。この場合、前記クロック線(32)(33)
のセレクタ(31)の切り変え信号線(34)は08C
(29)から出力されるクロック線(62)を選択する
信号極性となり、 cpU(11内のバッファ・ゲー1
12υの出力禁止信号線@は、出力許可側の信号極性と
なるように、各線の極性を選定しておくことによシ。The micro program has been debugged and the micro program has finished debugging.
At the stage when the program is stored in the C-ROM+4), the debug device (35) is disconnected from the CPU (1). In this case, the clock lines (32) (33)
The switching signal line (34) of the selector (31) is 08C.
The signal polarity selects the clock line (62) output from (29), and the buffer gate 1 in cpU (11)
For the 12υ output prohibition signal line @, select the polarity of each line so that the signal polarity is on the output permission side.
CP U (1)は、0SC(ハ)から出力されるクロ
ックとC−ROM(4)に記憶されているマイクロ・プ
ログラムによって動作することとなる。The CPU (1) operates according to the clock output from the OSC (c) and the microprogram stored in the C-ROM (4).
この発明は1以上のような構成になっているから、その
効果としては、従来のマイクロ・プログラムのデバッグ
・システムのようにCPUが通常使用状態においては不
要なWCMを実装する必要があるという欠点を除去でき
る。Since this invention has more than one configuration, its advantages include the disadvantage that it is necessary to implement WCM, which is unnecessary when the CPU is in normal use, unlike conventional micro program debugging systems. can be removed.
ナシ2以上はマイクロ・プログラム制御方式でかつハー
ドウェア量の縮少が要求されるCPUのマイクロ・プロ
グラムのデバッグ・システムに9いて説明しだが、この
発明はこの種のCPUに限らず通常のマイクロ・プログ
ラム制御のCPUや特殊力信号処理を行なうマイクロ・
プログラム制御方式のプロセッサなどに使用しても良い
。Nil 2 and above are described in 9 for a CPU microprogram debugging system that uses a microprogram control method and requires a reduction in the amount of hardware, but this invention is applicable not only to this type of CPU but also to ordinary microprograms.・Micro・CPU for program control and special force signal processing
It may also be used in a program-controlled processor.
以上説明したように、この発明によれば汎用的なプロセ
ッサをもつデバッグ装置をCPHの外部から接続し、そ
のデバッグ装置内にデバッグしたいマイクロ・プログラ
ムを記憶し、デバッグ装置の制御によってマイクロ・プ
ログラムのデバッグを行なうシステム構成であるから、
CPHに通常不要なWCMとその関連ハードウェアを実
装する必要がな(、CPUのハードウェアを縮少できる
利点がある。As explained above, according to the present invention, a debug device having a general-purpose processor is connected from outside the CPH, a micro program to be debugged is stored in the debug device, and the micro program is controlled by the debug device. Since the system configuration is for debugging,
There is no need to implement WCM and related hardware that is normally unnecessary on the CPH (there is an advantage that the CPU hardware can be reduced).
第1図は従来のマイクロ・プログラムのデバッグ・シス
テム例の図、第2図はこの発明のマイクロ・プログラム
のデバッグ・システムの図である。
図において、(1)はCPU、(2)はCAR,(3)
はアドレス信号線、(4)はC−ROM、(5)はC−
1’LOMの出力線。
(6)はWCM、 (7)はアドレス信号線、(8)は
セレクタ。
(9)はセレクタ切り変え信号線、 Qlはスイッチ、
Uはアドレス信号線、α擾はデータ入力線、θjはWC
M書込み信号線、HはWCM (7)出力線、u!9は
CDR−A。
αeはセレクタ、αηはセレクタ切シ変え信号線、α梯
はスイッチ、α9はCpR−Aの入力線、(2IはCD
R−人の出力線、 +21)はバッファ・ゲート、(財
)はバッファ・ゲート出力禁止信号線、(ハ)はスイッ
チ、(財)はバッファ・ゲートの出力線、(ハ)はノ・
−ドウエア。
(ハ)はCARの入力線、@はCARセット許可信号線
。
翰はCDR−Aセット許可信号線、@はosc、Mはク
ロック供給線、 (!11)はセレクタ、 (32)(
33)はクロック線、 (34)はセレクタ切シ変え信
号線、 (35)はデバッグ装置、 (36)はプロセ
ッサ、 (37)はCDR−B、 (3B)はCDR−
Bの出力線、(39)はバックァ・ゲート、(40)は
バッファ・ゲート出力禁止信号線、 (41)はデータ
入力線、 (42)はCDR−Bセラ)信号線である。
なお、各図中同一符号は同一または相当部分を示す。
代理人 大岩増雄FIG. 1 is a diagram of an example of a conventional micro program debug system, and FIG. 2 is a diagram of a micro program debug system of the present invention. In the figure, (1) is CPU, (2) is CAR, (3)
is address signal line, (4) is C-ROM, (5) is C-
1'LOM output line. (6) is WCM, (7) is address signal line, and (8) is selector. (9) is the selector switching signal line, Ql is the switch,
U is address signal line, α is data input line, θj is WC
M write signal line, H is WCM (7) Output line, u! 9 is CDR-A. αe is the selector, αη is the selector switching signal line, α ladder is the switch, α9 is the CpR-A input line, (2I is the CD
R- person's output line, +21) is the buffer gate, (goods) is the buffer gate output inhibition signal line, (c) is the switch, (goods) is the buffer gate output line, (c) is the no.
-Doware. (c) is the CAR input line, @ is the CAR set permission signal line. The wire is the CDR-A set enable signal line, @ is osc, M is the clock supply line, (!11) is the selector, (32) (
33) is a clock line, (34) is a selector switching signal line, (35) is a debug device, (36) is a processor, (37) is CDR-B, (3B) is CDR-
(39) is a buffer gate output line, (40) is a buffer gate output inhibit signal line, (41) is a data input line, and (42) is a CDR-B cellar signal line. Note that the same reference numerals in each figure indicate the same or corresponding parts. Agent Masuo Oiwa
Claims (1)
モリド、コントロール・メモリをアドレッシングするカ
レント・アドレス・レジスタと。 実行中のマイクロ命令コードを保持するコントロール・
データ・レジスタと、オシレータと、マイクロ命令コー
ド及びオシレータから出力されるクロックによって制御
されるハードウェアと、マイクロ命令コードをハードウ
ェアに供給するバッファ・ゲートから構成されるマイク
ロ・プログラム制御方式のCPUのマイクロ・プログラ
ムのデバッグ・システムにおいて、・CPUにマイクロ
・プログラム・デバッグ装置を接続できるようにし、C
PUの内部に、上記オシレータから出力されるクロック
と上記マイクロ・プログラム・デバッグ装置から供給さ
れるクロックのいずれを使用するかを上記マイクロ・プ
ログラム・デバッグ装置によシセレクトできるセレクタ
と、上記バッファ・ゲートから出力されるマイクロ命令
コードと上記マイクロ・プログラム・デバッグ装置から
供給されるマイクロ命令コードをワイヤド03し、かつ
いずれのマイクロ命令コードを使用するかを上記マイク
ロ・プログラム・デバッグ装置によって指定できる制御
線を備えていることを特徴とするマイクロ・プログラム
のデバッグ・システム。[Claims] A control memorandum for storing a microprogram, and a current address register for addressing the control memory. A control that holds the microinstruction code being executed.
A microprogram-controlled CPU consisting of a data register, an oscillator, hardware controlled by a microinstruction code and a clock output from the oscillator, and a buffer gate that supplies the microinstruction code to the hardware. In a micro program debugging system, - A micro program debugging device can be connected to the CPU, and the C
Inside the PU, a selector is provided which allows the micro program debug device to select whether to use the clock output from the oscillator or the clock supplied from the micro program debug device, and the buffer. A control that wires the microinstruction code output from the gate and the microinstruction code supplied from the microprogram debugging device, and allows the microprogram debugging device to specify which microinstruction code to use. A micro program debugging system characterized by having a line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58117855A JPS608938A (en) | 1983-06-29 | 1983-06-29 | Debugging system of microprogram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58117855A JPS608938A (en) | 1983-06-29 | 1983-06-29 | Debugging system of microprogram |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS608938A true JPS608938A (en) | 1985-01-17 |
Family
ID=14721957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58117855A Pending JPS608938A (en) | 1983-06-29 | 1983-06-29 | Debugging system of microprogram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS608938A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5971840A (en) * | 1982-10-18 | 1984-04-23 | Mitsubishi Electric Corp | Hardening method of resin |
JPH01244548A (en) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | Microprogram controller |
-
1983
- 1983-06-29 JP JP58117855A patent/JPS608938A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5971840A (en) * | 1982-10-18 | 1984-04-23 | Mitsubishi Electric Corp | Hardening method of resin |
JPH0367010B2 (en) * | 1982-10-18 | 1991-10-21 | Mitsubishi Electric Corp | |
JPH01244548A (en) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | Microprogram controller |
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