JPS608470B2 - Timekeeping method - Google Patents
Timekeeping methodInfo
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- JPS608470B2 JPS608470B2 JP52044658A JP4465877A JPS608470B2 JP S608470 B2 JPS608470 B2 JP S608470B2 JP 52044658 A JP52044658 A JP 52044658A JP 4465877 A JP4465877 A JP 4465877A JP S608470 B2 JPS608470 B2 JP S608470B2
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- Japan
- Prior art keywords
- output
- timekeeping
- time
- register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Electric Clocks (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロプログラムにより制御される計時方
式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a timekeeping system controlled by a microprogram.
従来の電子式時計は「一般に基本周波数で発振する例え
ば水晶発振器等の発振出力を分周して1秒信号を得、こ
れをバィナリーカウンタで順次計数する計時方式が一般
的であった。Conventional electronic watches generally use a timekeeping method in which a one-second signal is obtained by dividing the oscillation output of a crystal oscillator or the like that oscillates at the fundamental frequency, and this is sequentially counted by a binary counter.
しかしながら、このような計時方式では多機能化に供な
い論理回路が極めて複雑なものとなる為、近年、例えば
ROM(リードオンリメモリ)等に格納されたマイクロ
プログラムにより制御する方法が開発されている。一方
、近年電子式計算機に計時機能を持たせこの計時機能を
上誌計算機を制御するマイクロプログラムを利用して制
御する方法も種々試みられている。However, since this type of timekeeping method requires extremely complex logic circuits that cannot be multi-functionalized, methods have been developed in recent years to control the clock using microprograms stored in ROM (read-only memory), etc. . On the other hand, in recent years, various methods have been attempted in which an electronic calculator is provided with a timekeeping function and this timekeeping function is controlled using a microprogram that controls the above-mentioned computer.
しかして〜 このような計時方式では例えばシフトレジ
スタ等を用いワード単位で動作するものであれば、所定
のワード数を処理する毎に予備的なカゥンタに計数させ
、その結果により正確に計時することが可能であるが、
例えば記憶装置としてRAM等を用い一つの処理時間が
不定のものである場合には上記シフトレジスタの如くの
計時方式を採用することは処理ステップ数を増大させる
ことになり「結果的にROMの専有面積が大になる−と
いう欠点がある。However, if such a timekeeping method uses a shift register or the like and operates in units of words, it is necessary to have a preliminary counter count each time a predetermined number of words are processed, and use the results to accurately measure time. is possible, but
For example, if a RAM or the like is used as a storage device and one processing time is undefined, adopting a clocking method such as the shift register described above will increase the number of processing steps, resulting in the exclusive use of ROM. The disadvantage is that the area becomes large.
また、処理時間が不定なものに於いては、分周器から基
準計時単位毎に出力されるパルスにより現在実行中の一
連の処理を一時中断し復帰時のアドレスを所定の記憶装
置に格納した後計時の処理を行うという手順を経なけれ
ばならなかった。従がつて、例えば計時機能付計算機で
は演算の処理時間が異なるとか、表示のデューティが桁
毎に変わる等の弊害を生じる濃れがあつた。一方、計時
装置あるいは計時機能付計算機で計時状態を表示してい
る時は実際の時刻と表示時刻が一致しなければならない
が、計時機能付小型電子式計算機を計算機として使用し
、計時時刻は表示されていないとすると、内部での計時
は実際の時刻と必ずしも一致して動作する必要はなく、
計時時刻を表示する時実際の時刻と一致すれば良いもの
である。In addition, in cases where the processing time is uncertain, the series of processing currently being executed is temporarily interrupted by a pulse output from the frequency divider in each reference time unit, and the address at the time of return is stored in a predetermined storage device. I had to go through a process of post-timekeeping. As a result, for example, computers with a timekeeping function tend to have disadvantages such as different processing times for calculations and different display duties for each digit. On the other hand, when the timekeeping status is displayed using a timekeeping device or a calculator with a timekeeping function, the actual time and the displayed time must match, but when a small electronic calculator with a timekeeping function is used as a calculator, the timekeeping time is If this is not the case, the internal timekeeping does not necessarily have to match the actual time;
When displaying the measured time, it is sufficient if it matches the actual time.
‐本発明は上記事情に鑑みて成されたもので「分間器か
ら基準計時単位毎に出力する計時パルスを保持する保持
手段を設け、所定の処理を終了した後に上記保持手段の
出力を検出して計時することにより、上記欠点を解消し
た計時方式を提供することを目的とする。- The present invention has been made in view of the above circumstances, and includes: ``a holding means for holding a timing pulse outputted from a minute unit in each reference timing unit, and an output of the holding means is detected after a predetermined process is completed. It is an object of the present invention to provide a timekeeping method that eliminates the above-mentioned drawbacks by measuring time using the following methods.
以下第1図乃至第4図を参照しながら本発明を計時機能
付計算機に応用した場合の一実施例につき説明する。An embodiment in which the present invention is applied to a computer with a timekeeping function will be described below with reference to FIGS. 1 to 4.
第1図は本実施例の構成を説明する。為の回路ブロック
図であり、図中1は例えば水晶発振器等の基準信号発振
器である。この基準周波数発振器1の出力は分周器2に
印加され「分周器2は上記基準周波数発振器1の出力を
分周して1秒信号(1秒毎に出力する信号)を出力する
。そして、この亀砂信号はワンショット回路3を介して
択一Sフリップフロップ4のセット端子Sに印加され、
1秒信号が出力する毎にこのR−Sフリツプフロツプ4
をセットする。そして、このR−Sフリップフロツフ。
4のQ側(セット側)出力はアンド回路5に印加かれて
いる。FIG. 1 explains the configuration of this embodiment. 1 is a circuit block diagram for the purpose of the present invention, and numeral 1 in the figure is a reference signal oscillator such as a crystal oscillator. The output of this reference frequency oscillator 1 is applied to a frequency divider 2, and the frequency divider 2 divides the output of the reference frequency oscillator 1 and outputs a 1 second signal (a signal output every 1 second). , this turtle sand signal is applied to the set terminal S of the selection S flip-flop 4 via the one-shot circuit 3,
Every time a 1 second signal is output, this R-S flip-flop 4
Set. And this R-S flip flop.
The Q side (set side) output of 4 is applied to an AND circuit 5.
一方、6は各回路の動作を制御するマイクロプログラム
を固定的に記憶している記憶部であり〜本実施例ではR
OMを使用している。しかして、このROM6からは演
算あるいは計時用の種々のデータを記憶しているRAM
8のアドレスを指定するアドレス信号、各回路の動作を
指定するオペレーション信号、演算あるいは計時に必要
な数値等のコード及び自己の次アドレスを指定する次ア
ドレス信号が夫々複雑ビットより成るバスラインB,&
,&及びB4を介して出力されている。バスラインB4
を介して出力される次アドレスは、上記アンド回路5の
出力と共に上記ROM6のアドレスを指定するROMア
ドレス部7に印加され、ROM6はこのROMアドレス
部7から出力されるアドレスに記憶されているマイクロ
プログラムを上記夫々のバスラィンB〜B4を介して出
力する。また、バスラインB,を介して与えられたアド
レス信号により指定されたRAM8内のデータはバスラ
ィンB5を介して出力され演算回路9に入力する。On the other hand, 6 is a storage unit that permanently stores microprograms that control the operation of each circuit.
I am using OM. Therefore, from this ROM 6, there is a RAM that stores various data for calculations or timekeeping.
8, an operation signal that specifies the operation of each circuit, a code such as a numerical value necessary for calculation or time measurement, and a next address signal that specifies the next address of the bus line B, each consisting of complex bits; &
, & and B4. Bus line B4
The next address output via the AND circuit 5 is applied to the ROM address unit 7 which specifies the address of the ROM 6, and the ROM 6 selects the micro memory stored in the address output from the ROM address unit 7. The program is output via the respective bus lines B to B4. Further, the data in the RAM 8 designated by the address signal applied via the bus line B is outputted via the bus line B5 and input to the arithmetic circuit 9.
演算回路9はRAM8から入力したデータあるいはバス
ラィンB3を介して入力されたコードにより種々の演算
を実行しその結果をバスラィンB6を介してRAM8、
オア回路10及び表示バッファ(図示せず)に出力する
。しかして、上記オア回路10の出力は判断用ラッチ回
路11のデータ判断用ラッチ11aに記憶され、更に演
算回路9からのキャリ−及びボローは判断用ラッチ11
のキヤリー及びボロー判断用ラツチ11bに記憶される
。これ等判断用ラッチ11a,11bの各出力は所定の
論理回路(図示せず)を介して上記ROMアドレス部7
に印加され、バスラィン&を介して与えられる次アドレ
スを変更することによってROMアドレス部7は次アド
レスとは異なるアドレスを出力する。また、12はキー
入力部(図示せず)からの入力を一時記憶するバッファ
レジスタで、その出力はバスラィンBを介してアンド回
路13に印加され、このアンド回路13の出力はバスラ
イン馬に合流する。The arithmetic circuit 9 executes various operations using the data input from the RAM 8 or the code input via the bus line B3, and sends the results to the RAM 8 via the bus line B6.
The signal is output to an OR circuit 10 and a display buffer (not shown). Therefore, the output of the OR circuit 10 is stored in the data judgment latch 11a of the judgment latch circuit 11, and the carry and borrow from the arithmetic circuit 9 are stored in the judgment latch 11a.
is stored in the carry and borrow determination latch 11b. Each output of these judgment latches 11a and 11b is connected to the ROM address section 7 through a predetermined logic circuit (not shown).
By changing the next address applied to the bus line &, the ROM address section 7 outputs an address different from the next address. Further, 12 is a buffer register that temporarily stores input from a key input section (not shown), and its output is applied to an AND circuit 13 via bus line B, and the output of this AND circuit 13 joins the bus line horse. do.
更に、バスラィンBはオア回路14を介してアンド回路
15にも印加され、このアソド回路15の出力はROM
アドレス部7に印加される。しかして、上記各回路はバ
スラィソ弦を介して出力されるオペレーション信号がオ
ペレーションデコーダ16によりデコードされ出力され
ることによって制御される。Furthermore, the bus line B is also applied to the AND circuit 15 via the OR circuit 14, and the output of this AND circuit 15 is applied to the ROM.
It is applied to the address section 7. Each of the circuits described above is controlled by the operation signal outputted via the bass litho string being decoded and outputted by the operation decoder 16.
即ちオペレーションデコーダ16からは信号線○,を介
して上記R−Sフリップフロップ4のリセット端子Rへ
、信号線02を介して上記アソド回路5及び1 5へ、
更に信号線03を介してアンド回路1 3に夫々制御信
号が印加され、ゲート回路の開閉及びフリップフロップ
のりセットが制御されている。なお、オペレーションデ
コーダ16からは上記各信号線○,〜03以外にも複数
本の制御用信号線04〜仇が設けられて居り種々の制御
信号が出力されている。次に第2図のフローチャートを
参照しながら本実施例の全体的な動作について説明する
。今ROM6から処理A,に示す如く“HALr’(待
機状態)の命令が出力していたとするとオペレーション
デコーダ16からは信号線02を介して“1”が出力さ
れて居り、アンド回路5及び15は1秒信号が出力しR
−Sフリップフロップ4がセットされるかあるいは上記
キー入力部の所定のキーが操作されてバッファレジスタ
12から出力される時ROMアドレス部7ではアドレス
変更があり第2図の処理ん,A2あるいはA4に進む。
即ち、処理A,の“HALT”状態の時にァンド回路5
から出力がある時は処理A2の“計時関連演算”、アン
ド回路15から出力がある時は処理A4の“キーサンプ
リング”、また、アンド回路5及び15から同時に出力
がある時は処理A3の“計時関連演算”を実行してから
処理んの“キーサンプリング”の夫々を実行する。しか
して、処理A4の“キーサンプリング”を実行すること
により、上記キー入力部で操作されたキーが検出され、
そのキーがテンキーである場合には処理A5の“暦数処
理”のファンクションキーである場合には処理Zんの、
“四預り演算等の各種演算”を実行して処理A7に進む
。この処理A7ではRAM8内の表示レジスタの内容を
表示バッファへ転送し、次に処理A,の“HALr’に
戻る。一方、処理A2を実行した後は処理A8に進み、
計時内容を表示するか否かを例えばRAM8内に格納さ
れているフラッグを判断することにより検出し、計時内
容を表示する場合には処理へへ、また表示しない場合に
は処理A,の“HALT”に戻る。That is, from the operation decoder 16 to the reset terminal R of the R-S flip-flop 4 via the signal line 02, to the asode circuits 5 and 15 via the signal line 02,
Furthermore, control signals are applied to the AND circuits 13 through the signal line 03 to control the opening/closing of the gate circuits and the setting of the flip-flops. In addition to the above-mentioned signal lines ○ and 03, a plurality of control signal lines 04 to 03 are provided from the operation decoder 16 to output various control signals. Next, the overall operation of this embodiment will be explained with reference to the flowchart shown in FIG. If the ROM 6 now outputs a "HALr' (standby state) command as shown in process A," the operation decoder 16 outputs "1" via the signal line 02, and the AND circuits 5 and 15 1 second signal is output and R
-S When the flip-flop 4 is set or a predetermined key of the key input section is operated and the output is output from the buffer register 12, the address is changed in the ROM address section 7 and the process shown in FIG. 2 is performed, A2 or A4. Proceed to.
That is, when the process A is in the "HALT" state, the band circuit 5
When there is an output from the AND circuit 15, the "key sampling" of the process A4 is performed. When there is an output from the AND circuits 5 and 15, the "key sampling" of the process A3 is performed. After executing "timekeeping related calculations", each "key sampling" of the processing is executed. By executing "key sampling" in process A4, the key operated on the key input section is detected,
If the key is a numeric keypad, if it is a function key for "calendar number processing" in process A5, process Z,
"Various calculations such as four-deposit calculations" are executed and the process proceeds to process A7. In this process A7, the contents of the display register in the RAM 8 are transferred to the display buffer, and then the process returns to "HALr" in process A. On the other hand, after executing process A2, the process advances to process A8,
It is detected whether or not to display the time measurement contents by, for example, determining a flag stored in the RAM 8. If the time measurement contents are to be displayed, go to the process, and if not, proceed to the process A, "HALT". ” Return to
次に、第3図のフローチャートを参照しながら第2図の
処理ん及びA3の“計時関連演算”について更に詳細に
説明する。Next, with reference to the flowchart in FIG. 3, the processing in FIG. 2 and the "timekeeping related calculation" in A3 will be explained in more detail.
即ち、分周器2から1秒信号が出力すると、ワンショッ
ト回路3はその立上り‘こ同期したトリガパルスを出力
しR−Sフリツプフロツプ4をセットする。That is, when the one-second signal is output from the frequency divider 2, the one-shot circuit 3 outputs a trigger pulse synchronized with the rising edge of the one-second signal to set the R-S flip-flop 4.
しかして、このR−Sフリツプフロツプ4のQ側出力“
1”はアンド回路5に印加され、今は信号02が“1”
であることによりアンド回路5は“1”を出力しROM
アドレス部7にアドレス変更信号を与え、更にアンド回
路15の出力の有無により処理んあるいはんに進む。そ
して、この処理んあるいはA3に進むと第3図のステッ
プS,に示す如くオペレーションデコーダ16の信号線
○,からは“1”が出力しR一Sフリツプフロツプ4を
リセットし、R−Sフリツプフロップ4が次の1秒信号
を受け付けられる状態にして、次にステップS2に進み
計時を行う。なお、RAM8は演算レジス夕及び計時レ
ジスタ等より成って居り、本実施例の場合便宜上計時レ
ジスタを「A」、 日付レジスタを「B」、そして表示
レジスタを「C」と称する。また、この計時レジスタ「
AJ及び日付レジスタ「B」には夫々秒及び日数の形態
で記憶されている。しかしてステップS2では、ROM
6よりRAM8内のレジスタ「A」を指定するアドレス
が出力されレジスタ「A」の内容がRAM8から演算回
路9に読み出される。この時オペレーションデコーダ1
6からは「加算命令」が出力し、またバスラインB3に
はコード「1」が出力されている。従がつて、演算回路
9では「A+1」の演算が実行され、その結果はバスラ
インB6を介して再びRAM8内に記憶される。しかし
て、この処理が終了するとステップS3に進み、レジス
タ「AJの内容が「86400」が否かが判断される。
この「8640O」は「24×3600」の値であり、
24進で特作させた場合1日分を計時した否かを判断し
ているものである。この場合は、上記同様バスラィンB
を介してRAM8のレジスタ「A」を指定するアドレス
が出力され、このレジスタ「A」のデータとバスライン
B3を介して出力されるコード「86400」とか演算
回路9で減算されその結果が「0」か否かが判断される
。つまり、演算回路9の出力は11a,11bの2ビッ
トの判断用ランチに入力されて居り、もし上記演算の結
果が「0」であればこのラッチ11a及び11bは「0
,0」を記憶し、不一致の場合は「1,0」あるいは「
1,1」と記憶され、その状態によりROMアドレス部
7で次に進むべきアドレスが決定される。しかして、上
記減算結果が「0」即ち判断結果が「YES」であった
とすると次にステップS4に進み日付を記憶しているレ
ジスタ「B」に「IJが加算される。この時の動作は上
記「A+1」と略同様でバスラィンBを介して与えられ
るアドレスがレジスタ「B」を指定するようになってい
る。Therefore, the Q side output of this R-S flip-flop 4 "
1” is applied to the AND circuit 5, and now the signal 02 is “1”
Therefore, the AND circuit 5 outputs “1” and the ROM
An address change signal is applied to the address section 7, and the process proceeds depending on whether or not there is an output from the AND circuit 15. Then, when the processing proceeds to A3, "1" is output from the signal line ○ of the operation decoder 16, as shown in step S in FIG. is set in a state where it can accept the next one-second signal, and then the process proceeds to step S2 to measure time. The RAM 8 is composed of an arithmetic register, a time register, etc., and in this embodiment, for convenience, the time register is referred to as "A," the date register as "B," and the display register as "C." Also, this time register “
AJ and date register "B" are stored in the form of seconds and days, respectively. However, in step S2, the ROM
6 outputs an address specifying register "A" in RAM 8, and the contents of register "A" are read from RAM 8 to arithmetic circuit 9. At this time, operation decoder 1
6 outputs an "addition instruction", and a code "1" is output to bus line B3. Therefore, the calculation circuit 9 executes the calculation "A+1", and the result is stored again in the RAM 8 via the bus line B6. When this process is completed, the process proceeds to step S3, where it is determined whether the contents of the register "AJ" are "86400" or not.
This "8640O" is a value of "24 x 3600",
If it is specially made in 24 decimal notation, it is determined whether or not one day's worth of time has been measured. In this case, bus line B as above
The address specifying the register "A" of RAM 8 is output via the arithmetic circuit 9, and the data of this register "A" and the code "86400" output via the bus line B3 are subtracted, and the result is "0". ” is determined. In other words, the output of the arithmetic circuit 9 is input to the 2-bit judgment lunches 11a and 11b, and if the result of the above operation is "0", the latches 11a and 11b are "0".
, 0", and if there is a mismatch, "1, 0" or "
1, 1'' is stored, and the ROM address section 7 determines the next address to proceed to based on this state. If the above subtraction result is "0", that is, the judgment result is "YES", then the process advances to step S4, and "IJ" is added to the register "B" storing the date.The operation at this time is Almost the same as "A+1" above, the address given via bus line B specifies register "B".
そして、このステップS4が終了するとステップS5に
進みレジスタ「AJをクリアする。このクリア動作は例
えばレジスタ「A」に「0」を書き込むかあるいはレジ
スタ「A」の内容からしジスタ「A」の内容を減じる等
の方法によって行う。このステツプミを終了すると処理
A9に進みレジスタ「A」の内容を表示の形態即ち「時
、分、秒」に変換し表示レジスタ「C」に記憶させる。
また、上記ステップS3で「NO」の判断結果が得られ
た時には次に処理んを実行して終了する。次に、第4図
のタイムチャートを参照しながらR−Sフリップフロツ
プ4と実際の処理の関係について説明する。When this step S4 is completed, the process proceeds to step S5 and clears the register "AJ." This clearing operation can be done, for example, by writing "0" into the register "A" or by reading the contents of the register "A" from the contents of the register "A". This is done by methods such as subtracting the amount. When this step is completed, the process proceeds to step A9, where the contents of the register "A" are converted into a display format, ie, "hours, minutes, seconds" and stored in the display register "C".
Furthermore, when a "NO" determination result is obtained in step S3, the next process is executed and the process ends. Next, the relationship between the R-S flip-flop 4 and actual processing will be explained with reference to the time chart of FIG.
第4‐図Aは計時内容を表示している場合について示し
たもので、第2図の処理A,,仏,A8及びA7を実行
している場合である。即ち「処理A,の“HALT”状
態にある時分筒器2から1秒信号が第4図AのA−1に
示す如く出力されると、ワンショツト回路3からはその
立上りに同期して1発のトリガパルスがA−2に示す如
く出力されこのトリガパルスがR−Sフリツプフロップ
4のセット端子Sに印加されるこをによりR−Sフリツ
プフロツプ恥まA−3に示すようにLの時刻にセットさ
れそのQ側出力がアンド回路5を介してROMアドレス
部7に印加される。ROMアドレス部7はこのことによ
り処理A2のヘッドアドレス則ち第3図のステップS,
に進むことを指定し〜第3図に示す一連の処理が行なわ
れもR−Sフリツブフロツプ4はステップS,でリセッ
トされる。しかしても時刻らで第3図の一連の処理が終
了し、処理い8及びA?を実行して表示バッファには表
示レジスタ「C」の内容が転送され表示装置(図示せず
)に表示される。以下「R−Sフリツブフロップ4がセ
ットするまでは処理A,の“HALr’状態が続き、時
刻ら〜t4及び時刻ts〜もで上記同様の計時動作が行
なわれる。このように「第4図Aに示した例では1秒信
号が出力するとただちに計時が行なわれ「その計時内容
が表示される。FIG. 4A shows a case where the time measurement contents are displayed, and is a case where processes A, A8, and A7 in FIG. 2 are executed. That is, when a 1-second signal is output from the time divider 2 in the "HALT" state of "Processing A" as shown in A-1 of FIG. The trigger pulse is output as shown in A-2, and this trigger pulse is applied to the set terminal S of the R-S flip-flop 4, so that the R-S flip-flop is output at time L as shown in A-3. The Q side output is applied to the ROM address unit 7 via the AND circuit 5.The ROM address unit 7 thereby receives the head address of processing A2, that is, step S in FIG.
Even though the series of processes shown in FIG. 3 are performed, the R-S flip-flop 4 is reset in step S. However, the series of processes shown in FIG. 3 ended at time 8, and processes 8 and A? is executed, the contents of display register "C" are transferred to the display buffer and displayed on a display device (not shown). Hereinafter, the "HALr" state of process A continues until the R-S flip-flop 4 is set, and the same timing operation as described above is performed at times t4 and ts. In this way, "in the example shown in FIG. 4A, time measurement is performed immediately when the 1 second signal is output, and the content of the time measurement is displayed.
また、第4図8は計時機能を動作させながら計算機を同
時に使用する場合を示したもので、この場合上記表示装
置には計算機が使用しているデータが表示されているこ
とによりR−Sフリップフロップ4がセットされても計
算機側の処理を実行中は計時動作を行っていない。Furthermore, FIG. 4 and 8 show a case where the calculator is used simultaneously while operating the timekeeping function. Even if step 4 is set, no timekeeping operation is performed while processing on the computer side is being executed.
即ち時刻らで第4図BのB−1に示す如く分鷲器2から
1秒信号が出力しB−2に示す如くワンショット回路3
を介したトリガパルスによりR−Sフリツプフロツブ4
がB一3に示す如くセットされたとしても“暦数処理”
つまり第2図処理A5を実行していたとする薄数処理は
途中で中断されることなく実行され、その層数内容が処
理んで表示バッファに転送され、処理A,の“HALT
”を介してただちに処理んに進んで時刻t8〜t9の間
に計時動作が行なわれる。しかして、今は計算機として
使用している状態である為処理&の判断の結果処理A,
の“HALr’に進む。しかして次にいずれかのファン
クションキーが操作されたとすると処理A,の“HAL
r’状態から処理A4のキーサンプリングに進み「時亥
此,。〜t,.の間にキーサンプリングが行なわれる。
今、操作されたキーはファンクションキーであったこと
により、次に処理A6に進み所定の演算がt,.〜t.
2間に実行される。そして、この実行の途中に出力され
た1秒信号はR−Sフリップフロップ亀‘こ保持されて
居り、処理A6が終了した後のt,2〜t,3の間に計
時動作が行なわれる。従がつて、計算機として使用され
ている時は実際の時刻に対し計時時刻は一致していない
場合があるが、通常の演算処理は長くても略1秒以内で
終了する為カウント誤差を起す通れはない。そして、例
えば時亥比.4で計時の内容を表示させるキーを操作し
たとすると、このキーのサンプリングが時刻t,4〜t
,5との間に行なわれその結果処理んに進んで計時レジ
ス夕、即ちレジスタ「A」の内容を表示レジスタrC」
に転送する動作が時刻t,5〜t,6間に行なわれこの
表示レジス夕「C」の内容が処理んで表示バッファに送
られて表示される。この時表示の内容はすでに計時が終
了している後なので実際の時刻と一致しているものとな
っている。そして、以後計時内容を表示し続け、る時は
第4図Aにて説明した通り実際の時刻に対し遅れること
なく計時され、実際の時刻と一致し夕た計時内容が表示
される。なお〜上記実施例では本発明を計時機能付計算
機に応用した場合につき説明したが、本発明はこれに限
られることなくマイクロプログラムにより制御される計
時装置全てに幅広く使用し得るものひであり「特に多機
能を有し処理時間が不定のものには有効である。That is, at the time, a one-second signal is output from the divider 2 as shown in B-1 of FIG.
The trigger pulse via R-S flip-flop 4
Even if it is set as shown in B-3, “calendar number processing”
In other words, the thin number processing which is assumed to be executing process A5 in FIG.
” immediately proceeds to processing, and a time measurement operation is performed between times t8 and t9. However, since it is currently being used as a computer, processing A, as a result of the judgment of processing &,
Then, if any function key is operated next, proceed to "HALr" of process A.
Proceeding from the r' state to key sampling in process A4, ``key sampling is performed between time t, .''.
Since the key operated now is a function key, the process advances to step A6 and predetermined calculations are performed for t, . ~t.
It will be executed between 2. The 1-second signal output during this execution is held by the R-S flip-flop, and a timing operation is performed between t,2 and t,3 after the completion of processing A6. Therefore, when used as a calculator, the measured time may not match the actual time, but since normal arithmetic processing completes within about 1 second at most, there is no chance of a counting error occurring. There isn't. For example, time ratio. If you operate the key that displays the time measurement contents at step 4, the sampling of this key will be from time t, 4 to t.
, 5, and the resulting processing proceeds to display the contents of the timekeeping register, i.e., register "A".
A transfer operation is performed between times t,5 and t,6, and the contents of the display register "C" are processed and sent to the display buffer for display. The contents displayed at this time match the actual time since the time measurement has already finished. Thereafter, the timekeeping contents continue to be displayed, and as explained in FIG. 4A, the timekeeping is performed without delay to the actual time, and the timekeeping contents are displayed in the evening, matching the actual time. In the above embodiments, the present invention is applied to a computer with a timekeeping function. However, the present invention is not limited to this, and can be widely used in all timekeeping devices controlled by microprograms. This is effective for items with multiple functions and undefined processing time.
また、上記実施例では1秒信号を基準計時単位としたが
、本発明はこれらに限られることをなく1/1筋砂、1
ノ1嶺砂あるいは1/10の砂等の計時タパルスを基準
計時単位としても良いことは言うまでもない。Further, in the above embodiment, the 1 second signal was used as the standard time measurement unit, but the present invention is not limited to these, and the present invention
It goes without saying that the reference time measurement unit may be a timer pulse such as 1/10 sand or 1/10 sand.
また「上記実施例では処理A,の“HALT”を設けト
この処理A,から計時動作へ進むようにしているが、計
時動作を行うのはこれに限られるこ0となく「要は他の
一連の処理内に割り込むことなく一連の処理Xと一連の
処理Yの間あるいはキーが押下され続けていることを検
出する処理区内等一連の処理を中断しない所で保持手段
の出力を検出し処理するものであれば良い。In addition, ``In the above embodiment, a ``HALT'' of process A is provided, and the process proceeds from process A to the timekeeping operation, but the timekeeping operation is not limited to this. The output of the holding means is detected and processed at a place where the series of processes is not interrupted, such as between a series of processes It's fine as long as it's something.
以上詳細に説明した如く本発明の計時方式によれば、基
準計時単位毎に出力する計時パルスを保持することによ
り、たとえ連続した一連の処理の実行中に上記計時パル
スが出力したとしても、上記一運の処理内に割り込ませ
て処理する必要はなく、その制御が極めて容易になりR
OM等のマイクロプログラム記憶装置の専有面積を結果
的に小さくすることが出来ると共に演算の時間が上記計
時パルスの出力の有無により左右されることはなく、更
に計時内容を表示させた場合には実際の時刻とあたかも
一致しているかのように見える等種々の利点を有する。As explained in detail above, according to the timekeeping method of the present invention, by retaining the timekeeping pulse output for each reference timekeeping unit, even if the above-mentioned timekeeping pulse is output during execution of a continuous series of processes, the above-mentioned There is no need to interrupt the processing of the luck, and the control becomes extremely easy.
As a result, the area occupied by the microprogram storage device such as OM can be reduced, and the calculation time does not depend on whether or not the above-mentioned timing pulse is output.Furthermore, when the timing contents are displayed, the actual It has various advantages, such as being able to appear as if it coincides with the time of day.
図面の簡単な説明図面は本発明の一実施例を示すもので
、第1図は全体の回路ブロック図、第2図は全体の動作
を説明する為のフローチャート、第3図は計時動作を説
明する為のフローチャート、第4図は計時動作に供なう
R−Sフリップフロップの動作を説明する為のタイムチ
ャートである。BRIEF DESCRIPTION OF THE DRAWINGS The drawings show one embodiment of the present invention; FIG. 1 is an overall circuit block diagram, FIG. 2 is a flowchart for explaining the overall operation, and FIG. 3 is for explaining the timekeeping operation. FIG. 4 is a time chart for explaining the operation of the R-S flip-flop for timekeeping operation.
1・・・…基準周波数発振器、2・…・・分周器、4・
・・・・・R−Sフリツプフロツプ、6・・・・・・R
OM、7・・・・・・ROMアドレス部、8……RAM
、9・・・・・・演算回路。1... Reference frequency oscillator, 2... Frequency divider, 4...
...R-S flip-flop, 6...R
OM, 7...ROM address section, 8...RAM
, 9... Arithmetic circuit.
氷2図 才3図 図 六 .く工 図 寸 * ■ 図 寸 六ice diagram 2 3rd figure figure Six .. work figure size * ■ figure size Six
Claims (1)
に出力する計時パルスを発生させ、この計時パルスをマ
イクロプログラムにより制御されて計時する計時装置に
於て、上記計時パルスを保持する保持手段、及び上記マ
イクロプログラムによる一連の処理を終了した際あるい
は一連の処理内に固定的に上記保持手段の保持出力を検
出する検出手段を設け、該検出手段により上記保持手段
が上記計時パルスを保持していることが検出された際に
計時動作を行うようにしたことを特徴とする計時方式。1. In a timing device that divides the output of a reference frequency oscillator to generate a timing pulse to be output in each reference timing unit, and measures this timing pulse under the control of a microprogram, a holding means for holding the timing pulse. and detecting means for fixedly detecting the holding output of the holding means when a series of processing by the microprogram is finished or during the series of processing, and the detecting means causes the holding means to hold the clock pulse. A timekeeping method characterized in that a timekeeping operation is performed when it is detected that the
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52044658A JPS608470B2 (en) | 1977-04-19 | 1977-04-19 | Timekeeping method |
US05/895,770 US4181963A (en) | 1977-04-19 | 1978-04-12 | Electronic calculator with time counting function |
CA301,109A CA1089103A (en) | 1977-04-19 | 1978-04-13 | Electronic calculator with time counting function |
GB15050/78A GB1598978A (en) | 1977-04-19 | 1978-04-17 | Electronic calculator with time counting function |
DE19782816820 DE2816820A1 (en) | 1977-04-19 | 1978-04-18 | ELECTRONIC CALCULATOR |
FR7811495A FR2388347A1 (en) | 1977-04-19 | 1978-04-19 | ELECTRONIC CALCULATOR WITH A TIME COUNTING FUNCTION |
HK525/83A HK52583A (en) | 1977-04-19 | 1983-11-10 | Electronic calculator with time counting function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP52044658A JPS608470B2 (en) | 1977-04-19 | 1977-04-19 | Timekeeping method |
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---|---|
JPS53129688A JPS53129688A (en) | 1978-11-11 |
JPS608470B2 true JPS608470B2 (en) | 1985-03-02 |
Family
ID=12697535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52044658A Expired JPS608470B2 (en) | 1977-04-19 | 1977-04-19 | Timekeeping method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS608470B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH066191Y2 (en) * | 1987-01-30 | 1994-02-16 | トヨタ自動車株式会社 | Direct injection internal combustion engine |
JPH066190Y2 (en) * | 1986-10-09 | 1994-02-16 | トヨタ自動車株式会社 | Direct injection internal combustion engine |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1977
- 1977-04-19 JP JP52044658A patent/JPS608470B2/en not_active Expired
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Also Published As
Publication number | Publication date |
---|---|
JPS53129688A (en) | 1978-11-11 |
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