JPS6080266A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6080266A JPS6080266A JP58186771A JP18677183A JPS6080266A JP S6080266 A JPS6080266 A JP S6080266A JP 58186771 A JP58186771 A JP 58186771A JP 18677183 A JP18677183 A JP 18677183A JP S6080266 A JPS6080266 A JP S6080266A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- substrate
- bias voltage
- capacitor
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（背景技術〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジス
タ）により構成され、基板バックバイアス電圧発生回路
を内臓する半導体集積回路装置に有効な技術に関するも
のである。
ば、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジス
タ）により構成され、基板バックバイアス電圧発生回路
を内臓する半導体集積回路装置に有効な技術に関するも
のである。
（技術背景）
ＭＯＳＦＥＴで構成された半導体集積回路装置にあって
は、素子を構成する半導体領域と半導体基板との接合容
量を減少させる等のために、基板にバックバイアス電圧
を供給することが考えられ”る。このような基板バック
バイアス電圧を形成する回路を半導体集積回路装置に内
臓するにあたり、第１図に示すような基板バックバイア
ス電圧発生回路が考えられる。
は、素子を構成する半導体領域と半導体基板との接合容
量を減少させる等のために、基板にバックバイアス電圧
を供給することが考えられ”る。このような基板バック
バイアス電圧を形成する回路を半導体集積回路装置に内
臓するにあたり、第１図に示すような基板バックバイア
ス電圧発生回路が考えられる。
すなわち、縦列接続されたインバータ回路ＩＶ１〜ＩＶ
３の初段回路と終段回路との間に遅延回路ＤＬを設けて
正帰還ループを形成して、リングオシレータＯ８Ｃを構
成する。このリングオシレータの発振出力信号は、出力
インバータ回路ＩＶＯを通してチャージポンプ回路ＣＰ
によって整流される。このチャージポンプ回路ＣＰは、
次の各回路素子によって構成される。上記出力インバー
タ回路ＩＶＯの出力端子には、キャパシタＣＩの一方の
電極が接続される。このキャパシタｃ１の他方の電極と
回路の接地電位点との間には、ダイオード形態のＭＯ３
ＦＥＴＱＩが設けられる。また、上記キャパシタＣ１の
他方の電極と基板との間には、ダイオード形態のＭＯ３
ＦＥＴＱ２が設けられる。なお、キャパシタＣ２は、上
記基板と回路の接地電位点との間の寄生容量である。
３の初段回路と終段回路との間に遅延回路ＤＬを設けて
正帰還ループを形成して、リングオシレータＯ８Ｃを構
成する。このリングオシレータの発振出力信号は、出力
インバータ回路ＩＶＯを通してチャージポンプ回路ＣＰ
によって整流される。このチャージポンプ回路ＣＰは、
次の各回路素子によって構成される。上記出力インバー
タ回路ＩＶＯの出力端子には、キャパシタＣＩの一方の
電極が接続される。このキャパシタｃ１の他方の電極と
回路の接地電位点との間には、ダイオード形態のＭＯ３
ＦＥＴＱＩが設けられる。また、上記キャパシタＣ１の
他方の電極と基板との間には、ダイオード形態のＭＯ３
ＦＥＴＱ２が設けられる。なお、キャパシタＣ２は、上
記基板と回路の接地電位点との間の寄生容量である。
このチャージポンプ回路ＣＰの動作は、次の通りである
。出力インバータ回路ＩＶＯの出力レベルがハイレベル
のとき、ダイオード形態のＭＯ３ＦＥＴＱＩがオン状態
となって、キャパシタＣ１をチャージアップする。そし
て、上記出力レベルがロウレベル（回路の接地電位）に
されたとき、キャパシタＣ１の他方の電極側は上記チャ
ージアンプ電圧骨だけ負の電圧となるので、ダイオード
形態のＭＯ３ＦＥＴＱ２がオン状態とな”ζ、寄生容量
Ｃ２に電荷移送を行う。このような動作の繰り返しによ
って、基板に供給される基板バ・ツクバイアス電圧−ｖ
ｅｓは、約−（ＶＤＤ−２Ｖｔｈ）まで低下する。ここ
で、２Ｖｔｈは、Ｍ ＯＳ Ｆ Ｅ ＴＱ １とＱ２の
しきい値電圧であり、ＶＤＤはハイレベル（電源電圧）
である。
。出力インバータ回路ＩＶＯの出力レベルがハイレベル
のとき、ダイオード形態のＭＯ３ＦＥＴＱＩがオン状態
となって、キャパシタＣ１をチャージアップする。そし
て、上記出力レベルがロウレベル（回路の接地電位）に
されたとき、キャパシタＣ１の他方の電極側は上記チャ
ージアンプ電圧骨だけ負の電圧となるので、ダイオード
形態のＭＯ３ＦＥＴＱ２がオン状態とな”ζ、寄生容量
Ｃ２に電荷移送を行う。このような動作の繰り返しによ
って、基板に供給される基板バ・ツクバイアス電圧−ｖ
ｅｓは、約−（ＶＤＤ−２Ｖｔｈ）まで低下する。ここ
で、２Ｖｔｈは、Ｍ ＯＳ Ｆ Ｅ ＴＱ １とＱ２の
しきい値電圧であり、ＶＤＤはハイレベル（電源電圧）
である。
このような基板バックバイアス電圧発生回路においては
、次のような欠点の生じることが本願発明者の研究によ
って明らかにされた。
、次のような欠点の生じることが本願発明者の研究によ
って明らかにされた。
すなわち、上記チャージポンプ回ｖＰＩＣＰにおし）で
は、第２図に示すように、基板バイアス電圧−ＶＢＢが
低下する（絶対値的に大きくなる）とともに反比例して
その電流Ｉ ＢＢの供給能力が低下する。
は、第２図に示すように、基板バイアス電圧−ＶＢＢが
低下する（絶対値的に大きくなる）とともに反比例して
その電流Ｉ ＢＢの供給能力が低下する。
この理由は、上記基板バイアス電圧−ｖｅｅが大きくな
るに従って、上記キャパシタＣＩのチャージアップ電圧
との差が小さくなるので、キャパシタＣＩから０２に移
送される電荷量（電流）が小さくなるからである。
るに従って、上記キャパシタＣＩのチャージアップ電圧
との差が小さくなるので、キャパシタＣＩから０２に移
送される電荷量（電流）が小さくなるからである。
このような電圧−Ｖｌｌｌｌ＋と電流Ｉ ＢＢ特性のも
とでは、ＭＯ３ＦＥＴ回路の動作によっ゛Ｃ基板になが
れる電流Ｉ ＤＢの変動によってその基板バイアス電圧
−ＶＢＢが大きく変動してしまう。このように基板バイ
アス電圧−ＶＢＢが変動すると、ＭＯＳＦＥＴのしきい
値電圧も変動することとなってＭＯ３Ｆ Ｅ ”ｒの動
作速度が変動してしまうという問題が生じる。特に、ダ
イナミック型ＲＡＭ （ランダム・アクセス・メモリ）
にあっては、動作サイクルが変動してしまうものとなる
。
とでは、ＭＯ３ＦＥＴ回路の動作によっ゛Ｃ基板になが
れる電流Ｉ ＤＢの変動によってその基板バイアス電圧
−ＶＢＢが大きく変動してしまう。このように基板バイ
アス電圧−ＶＢＢが変動すると、ＭＯＳＦＥＴのしきい
値電圧も変動することとなってＭＯ３Ｆ Ｅ ”ｒの動
作速度が変動してしまうという問題が生じる。特に、ダ
イナミック型ＲＡＭ （ランダム・アクセス・メモリ）
にあっては、動作サイクルが変動してしまうものとなる
。
（発明の目的〕
この発明の目的は、基板に流れる電流に対する基板バイ
アス電圧の変動を小さく抑えた基板バックバイアス電圧
発生回路を具備する半導体集積回路装置を提供すること
にある。
アス電圧の変動を小さく抑えた基板バックバイアス電圧
発生回路を具備する半導体集積回路装置を提供すること
にある。
この発明の他の目的は、素子数の削減を図った基板バッ
クバイアス電圧発生回路を具備する半導体集積回路装置
を提供することにある。
クバイアス電圧発生回路を具備する半導体集積回路装置
を提供することにある。
この発明の前記ならびにその伯の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
（発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、上記基板バックバイアス電圧の絶対値に対し
て比例的に上記発振回路の発振周波数を高くすることに
よって、その電流供給能力を補うようにするものである
。
て比例的に上記発振回路の発振周波数を高くすることに
よって、その電流供給能力を補うようにするものである
。
第３図には、この発明に係る基板バックバイアス電圧発
生回路の一実施例の回路図が示されている。同図の各回
路素子は、特に制限されないが、ダイナミック型Ｒ’Ａ
Ｍのような半導体集積回路装置に内臓される。この基板
バックバイアス電圧発生回路を具備する半導体集積回路
装置は、公知のＭＯ３集槙回路の製造技術によって単結
晶シリコンのような半導体基板上において形成される。
生回路の一実施例の回路図が示されている。同図の各回
路素子は、特に制限されないが、ダイナミック型Ｒ’Ａ
Ｍのような半導体集積回路装置に内臓される。この基板
バックバイアス電圧発生回路を具備する半導体集積回路
装置は、公知のＭＯ３集槙回路の製造技術によって単結
晶シリコンのような半導体基板上において形成される。
この実施１す１では１．特に制限されないが、インバー
タ回路ＩＶ１．ＩＶ２及び出力・インバ・−り回路ＩＶ
Ｏがリング状に縦列形態に接続されることによってリン
グオシレータＯ８Ｃが構成される。上記出力インバータ
回路ＩＶＯの出力端子には、チャージポンプ回路ｃ ｐ
ｉ、＝構成するキャパシタ′Ｃ１の一方の電極が接続
される。
タ回路ＩＶ１．ＩＶ２及び出力・インバ・−り回路ＩＶ
Ｏがリング状に縦列形態に接続されることによってリン
グオシレータＯ８Ｃが構成される。上記出力インバータ
回路ＩＶＯの出力端子には、チャージポンプ回路ｃ ｐ
ｉ、＝構成するキャパシタ′Ｃ１の一方の電極が接続
される。
この実施例では、このキャパシタＣ１は、後述するよう
に１、上記リングオシレータ０３ Ｃの遅延手段とその
周波数制御手段として併用される。このキャパシタＣ１
の他方の電極と回路の接地電位点との間には、ダイオー
ド形態のＭ ＯＳ Ｆ Ｅ ’ｒＱｌが設けられる。ま
た 」二記キャパシタＣＩの他方の電極と基板（Ｖｐｅ
）との間には、ダイオード形態のＭＯ３ＦＥＴＱ２が設
（）られる。なお、キャパシタＣ２は、基板と回路の接
地電位点との間の寄生容量である。上記ダイオード形態
のＭＯＳ Ｆ ＥＴＱ １は、出力インバータ回路ＩＶ
Ｏの出力信号がハイレベルの時、オン状態になるように
ゲートとドレインが接続される。一方、ダイオード形態
のＭＯ３ＦＥ’ｒＱ２は、キャパシタＣ１の他方の電極
の電位が負の電圧とされた時オン状態になるようにゲー
トとドレインが接続される。
に１、上記リングオシレータ０３ Ｃの遅延手段とその
周波数制御手段として併用される。このキャパシタＣ１
の他方の電極と回路の接地電位点との間には、ダイオー
ド形態のＭ ＯＳ Ｆ Ｅ ’ｒＱｌが設けられる。ま
た 」二記キャパシタＣＩの他方の電極と基板（Ｖｐｅ
）との間には、ダイオード形態のＭＯ３ＦＥＴＱ２が設
（）られる。なお、キャパシタＣ２は、基板と回路の接
地電位点との間の寄生容量である。上記ダイオード形態
のＭＯＳ Ｆ ＥＴＱ １は、出力インバータ回路ＩＶ
Ｏの出力信号がハイレベルの時、オン状態になるように
ゲートとドレインが接続される。一方、ダイオード形態
のＭＯ３ＦＥ’ｒＱ２は、キャパシタＣ１の他方の電極
の電位が負の電圧とされた時オン状態になるようにゲー
トとドレインが接続される。
この実施例回路の動作を次に説明する。
出力インバータ回路ＩＶＯの出力端子には、キャパシタ
Ｃ１が接続されるので、そのチャージアップに要する時
間だけ出力レベルの立ち上がりが遅れるので、遅延回路
とし゛ζ機能する。したがって、基板バイアス電圧−Ｖ
ＢＢが絶対値的に小さいとき、言い換えるならば、基板
のバイアスが浅いときには、上記第１図のチャージポン
プ回路ＣＰの動作と同様にキャパシタＣＩの電荷をキャ
パシタＣ２に移送するときの電荷量が大きくなるので、
上記チ中−ジアップに要する電流が大きくなる。
Ｃ１が接続されるので、そのチャージアップに要する時
間だけ出力レベルの立ち上がりが遅れるので、遅延回路
とし゛ζ機能する。したがって、基板バイアス電圧−Ｖ
ＢＢが絶対値的に小さいとき、言い換えるならば、基板
のバイアスが浅いときには、上記第１図のチャージポン
プ回路ＣＰの動作と同様にキャパシタＣＩの電荷をキャ
パシタＣ２に移送するときの電荷量が大きくなるので、
上記チ中−ジアップに要する電流が大きくなる。
これによっ°Ｃ１その遅延時間が大きくなるため、リン
グオシレークＯ８Ｃは比較的低い周波数によって発振動
作を行う。そして、上記基板バイアス電圧−ｖａｎがＩ
ｆ！１対値的に大きくなるに伴い、キャパシタＣＩのプ
リチャージレベルと基板バイアス電圧−ＶＳａとの差が
小さくなる。このため、キャパシタＣＩからキャパシタ
Ｃ２ｔご移送される電荷量が少なくなる。したがって、
キャパシタＣ１のプリチャージを行うための電流（電荷
）も少なくなるので、＋セパシタＣ１へのプリチャージ
に要する時間が矩くなる６、−れによって、出力インバ
ータ回路ｔＶＯでの出力遅延時間が短（なるので、リン
グオシ１／−タＯＳＣの発振周波数が自動的に高くなる
。
グオシレークＯ８Ｃは比較的低い周波数によって発振動
作を行う。そして、上記基板バイアス電圧−ｖａｎがＩ
ｆ！１対値的に大きくなるに伴い、キャパシタＣＩのプ
リチャージレベルと基板バイアス電圧−ＶＳａとの差が
小さくなる。このため、キャパシタＣＩからキャパシタ
Ｃ２ｔご移送される電荷量が少なくなる。したがって、
キャパシタＣ１のプリチャージを行うための電流（電荷
）も少なくなるので、＋セパシタＣ１へのプリチャージ
に要する時間が矩くなる６、−れによって、出力インバ
ータ回路ｔＶＯでの出力遅延時間が短（なるので、リン
グオシ１／−タＯＳＣの発振周波数が自動的に高くなる
。
このようにリングオシレータＯ３Ｃの発振周波数が高く
なると、単位時間当たりのキャパシタＣ１からキャパシ
タＣ２−・の１萄移送回数が増加するので等価的に電流
供給能力を高（ずろことができる。これによって、この
実施例の基板バックバイアス電圧発生回路の電流Ｉ Ｅ
８と電圧−Ｖ ＩＩＢとの特性は 第４図の特性図に示
すよ・）に、絶対値的に基板バイマス電圧−Ｖ ｐＢが
大きくなゲても大きな電流Ｉ ＢＢの供給能力を持・つ
ものとされる。
なると、単位時間当たりのキャパシタＣ１からキャパシ
タＣ２−・の１萄移送回数が増加するので等価的に電流
供給能力を高（ずろことができる。これによって、この
実施例の基板バックバイアス電圧発生回路の電流Ｉ Ｅ
８と電圧−Ｖ ＩＩＢとの特性は 第４図の特性図に示
すよ・）に、絶対値的に基板バイマス電圧−Ｖ ｐＢが
大きくなゲても大きな電流Ｉ ＢＢの供給能力を持・つ
ものとされる。
したがゲＣ１基板に流れる電流Ｉ ＢＢが第２図と同様
に変動しても、基板バイアス電圧−ｖｅＢの変動幅を小
さく抑えることができる。
に変動しても、基板バイアス電圧−ｖｅＢの変動幅を小
さく抑えることができる。
（１１基板バイ１ス電圧の絶対値的な増大とともに発振
周波数を高（することによってチャージポンプ回路の動
作回数を多くして電流供給能力を高めることができる。
周波数を高（することによってチャージポンプ回路の動
作回数を多くして電流供給能力を高めることができる。
これによって、基板電流の変動に対する基板バイアス電
圧の変動を小さく抑えることができるという効果が得ら
れる。
圧の変動を小さく抑えることができるという効果が得ら
れる。
（２）上記（１１により、基板バイアス電圧の変動が小
さくできるから、動作速度の変動を小さくできるという
効果が得られる。特に、ダイナミ’）り型ＲＡＭのよう
にその動作サイクルが一定の範囲内であることが要求さ
れる半導体集積回路装置にあっては、動作マージンを大
きくできるという効果が得られる。
さくできるから、動作速度の変動を小さくできるという
効果が得られる。特に、ダイナミ’）り型ＲＡＭのよう
にその動作サイクルが一定の範囲内であることが要求さ
れる半導体集積回路装置にあっては、動作マージンを大
きくできるという効果が得られる。
（３）上記基板バイアス電圧の変動が小さくできるから
、Ｍ ＯＳ Ｆ Ｅ ′ｒのしきい値電圧の変動も小さ
くなり、その動作速度とともに消費電流の変動を小さく
できるという効果が得られる。
、Ｍ ＯＳ Ｆ Ｅ ′ｒのしきい値電圧の変動も小さ
くなり、その動作速度とともに消費電流の変動を小さく
できるという効果が得られる。
（４）リングオシレータを構成するループ内に出力回路
を設けて、この出力回路の出力端子にチャージポンプ回
路を接続という、極めて簡単な回路により基板バイアス
電圧に応じた発振周波数の自動周波数制御が行えるとい
う効果が得られる。また、第１図の回路に比べて遅延回
路とインバータ回路が削減できるという効果が得られる
。
を設けて、この出力回路の出力端子にチャージポンプ回
路を接続という、極めて簡単な回路により基板バイアス
電圧に応じた発振周波数の自動周波数制御が行えるとい
う効果が得られる。また、第１図の回路に比べて遅延回
路とインバータ回路が削減できるという効果が得られる
。
（５）リングオシレータとチャージポンプ回路とを直結
することによって、基板バイアス電圧のレベルの検出動
作及び自動周波数制御動作において、直流電流を必要と
し°ζないから、基板バックバイアス電圧発生回路にお
番ノる消費電流が増加することがないという効果が１６
られる。
することによって、基板バイアス電圧のレベルの検出動
作及び自動周波数制御動作において、直流電流を必要と
し°ζないから、基板バックバイアス電圧発生回路にお
番ノる消費電流が増加することがないという効果が１６
られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、所望の範囲で
の発振周波数の制御を行うため、第３図の実施例回路に
おいて、固定的な遅延回路を挿入するものであってもよ
い。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、所望の範囲で
の発振周波数の制御を行うため、第３図の実施例回路に
おいて、固定的な遅延回路を挿入するものであってもよ
い。
また、リングオシレータを用いる場合、インバータ回路
の数は、奇数個であればよい。基板バ・イアスミ圧のレ
ベルを検出して、発振周波数の制御を行う回路は種々の
実施形態を採ることかでさ・るものである。
の数は、奇数個であればよい。基板バ・イアスミ圧のレ
ベルを検出して、発振周波数の制御を行う回路は種々の
実施形態を採ることかでさ・るものである。
この発明は、基板バックバイアス電圧発生回Ｖδを内臓
した半導体集積回路装置に広く利用−ζきるものである
つ
した半導体集積回路装置に広く利用−ζきるものである
つ
第１図は、この発明に先立つζ考えられる基板バックバ
イアス電圧灸生回格の一例を示す回路図、第２図は、第
１図の回路の電流−電圧特性を示す特性図、 第３図は、この発明の一実施例を示す回路図第４図は、
第３図の回路の電流−電圧特性を示す特性図である、 ０８Ｃ・・リングオシレータ、ｃ ｐ・・：Ｔ−１−−
ジポンプ回路、ＩＶＩ〜ＩＶ３・・インバータ回路、Ｉ
ＶＯ・・出力インバータ回路 代理人弁理士 高橋 明夫
イアス電圧灸生回格の一例を示す回路図、第２図は、第
１図の回路の電流−電圧特性を示す特性図、 第３図は、この発明の一実施例を示す回路図第４図は、
第３図の回路の電流−電圧特性を示す特性図である、 ０８Ｃ・・リングオシレータ、ｃ ｐ・・：Ｔ−１−−
ジポンプ回路、ＩＶＩ〜ＩＶ３・・インバータ回路、Ｉ
ＶＯ・・出力インバータ回路 代理人弁理士 高橋 明夫
Claims (1)
- 【特許請求の範囲】 １、発振回路と、この発振回路で形成されたパルス信号
を整流するチャージポンプ回路とからなる基板バックバ
イアス電圧発生回路を具備する半導体集積回路装置にお
いて、上記基板バックバイアス電圧の絶対値に対して比
例的に上記発振回路の発振周波数を高くする回路を設け
たことを特徴とする半導体集積回路装置。 ２、上記基板バックバイアス電圧の絶対値に対して比例
的に上記発振回路の発振周波数を高くする回路を含む基
板バックバイアス電圧発生回路は、リングオシレータと
、このリングオシレータのループ内に設けられた出力回
路と、この出力回路に一端が接続されたキャパシタと、
このキャパシタの他端と回路の接地電位点との間に設け
られたチャージポンプ回路を構成する第１のダイオード
手段と、上記キャパシタの他端と基板との間に設けられ
たチャージポンプ回路を構成す第２のダイオード手段と
からなるものであることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 ３、上記ダイオード手段は、ダイオード形態のＭＯ３Ｆ
Ｅす゛であることを特徴とする特許請求の範囲第２項記
載の半導体集積回路装置。 ４、上記半導体集積回路装置は、ダイナ＜ツク型ＲＡＭ
であることを特徴とする特許請求の範囲第１、第２又は
第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186771A JPS6080266A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186771A JPS6080266A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080266A true JPS6080266A (ja) | 1985-05-08 |
Family
ID=16194339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186771A Pending JPS6080266A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494566A (ja) * | 1990-08-10 | 1992-03-26 | Sharp Corp | 半導体記憶装置の基板バイアス発生回路 |
-
1983
- 1983-10-07 JP JP58186771A patent/JPS6080266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494566A (ja) * | 1990-08-10 | 1992-03-26 | Sharp Corp | 半導体記憶装置の基板バイアス発生回路 |
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