JPS6074009A - イニシヤル時のフラグ判定方式 - Google Patents
イニシヤル時のフラグ判定方式Info
- Publication number
- JPS6074009A JPS6074009A JP58182058A JP18205883A JPS6074009A JP S6074009 A JPS6074009 A JP S6074009A JP 58182058 A JP58182058 A JP 58182058A JP 18205883 A JP18205883 A JP 18205883A JP S6074009 A JPS6074009 A JP S6074009A
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- JP
- Japan
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- flag
- initial
- power
- memory
- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、電源投入時の初期化か、又はシステムリセッ
ト時の初期化かを識別するフラグを有するデーり処理シ
ステムにおりる、上記フラグの１１定方式に関する。
ト時の初期化かを識別するフラグを有するデーり処理シ
ステムにおりる、上記フラグの１１定方式に関する。
（ｂｌ 技術の１．ｒ景
一般に、データ処理システムの初期化（以下イニシャル
という）時の状態を見ると、電源投入時のイニシャルと
、システムリセット時のイニシャルとがある。
という）時の状態を見ると、電源投入時のイニシャルと
、システムリセット時のイニシャルとがある。
電源投入時のイニシャルにおいては、上記１．１装置、
プロセノザー内の汎用レジスタ等を構成しているランダ
ムアクセスメモリ （以下！？ＡＭという）の内容は不
定である為、総°ζクリアしてから、該システムを稼働
状態とするのが暫通である。
プロセノザー内の汎用レジスタ等を構成しているランダ
ムアクセスメモリ （以下！？ＡＭという）の内容は不
定である為、総°ζクリアしてから、該システムを稼働
状態とするのが暫通である。
然し、システムリセット時においては Ｑｉのデータは
残しておきたいという要求があり、データ処理システム
のイニシャル時におい゛（は、両者を区別するａ・要が
ある。
残しておきたいという要求があり、データ処理システム
のイニシャル時におい゛（は、両者を区別するａ・要が
ある。
この為、データ処理システムの上記ｔｑ装置の特定領域
に、電源投入時のイニシャルか、或いはシステムリセソ
ト時のイニシャルかを区別するフラグを設りておき、イ
ニシャル処理に該フラグをεｌｌＸみ取る方式が知られ
ている。
に、電源投入時のイニシャルか、或いはシステムリセソ
ト時のイニシャルかを区別するフラグを設りておき、イ
ニシャル処理に該フラグをεｌｌＸみ取る方式が知られ
ている。
然しなから、電源役人時においては、前述のようにＩｉ
ＡＭの内容は不定である為、その状態の侭で該フラグを
読み出すと、メモリパリティ−エラーが発生ずる可能性
がある。
ＡＭの内容は不定である為、その状態の侭で該フラグを
読み出すと、メモリパリティ−エラーが発生ずる可能性
がある。
通當ば、メモリパリティ−エラーはハードウェアエラー
であるので、イニシャル時に、そのようなハードウェア
エラーが発生することがないように、メモリの総ての領
域に、書き込め動作を行ってから、該メモリを使用する
のが普通である。
であるので、イニシャル時に、そのようなハードウェア
エラーが発生することがないように、メモリの総ての領
域に、書き込め動作を行ってから、該メモリを使用する
のが普通である。
ところが、上記フラグは、前述のように電源投入時のイ
ニシャルか、又はシステムリセット時のイニシャルかを
判断する為のものであり、該イニシャル処理において、
メモリの総ての領域ｖｉｔき込む前に読み取る必要があ
る。
ニシャルか、又はシステムリセット時のイニシャルかを
判断する為のものであり、該イニシャル処理において、
メモリの総ての領域ｖｉｔき込む前に読み取る必要があ
る。
従って、電源投入時においても、上記フラグを正しく読
み取ることができる方法が要望されていた。
み取ることができる方法が要望されていた。
（Ｃ１従来技術と問題点
電源投入時のイニシャルか、又はシステムリセット時の
イニシャルかを区別する為に、Ｒ７１Ｍで構成される主
記憶装置の特定領域にフラグを設けているデータ処理シ
ステムにおいて、上記ＲＡＭは電源投入時、その内容が
不定である為、その侭の状態で、該フラグを読み出すと
、メモリパリティ−エラーが発生する可能性がある。
イニシャルかを区別する為に、Ｒ７１Ｍで構成される主
記憶装置の特定領域にフラグを設けているデータ処理シ
ステムにおいて、上記ＲＡＭは電源投入時、その内容が
不定である為、その侭の状態で、該フラグを読み出すと
、メモリパリティ−エラーが発生する可能性がある。
その為、従来はイニシャル時に上記ＲＡＭを読み出して
も、パリティ−エラーが発生しないように、メモリパリ
ティ−エラー抑止化レジスタ（ＭＰＥＲ）を設けていた
。
も、パリティ−エラーが発生しないように、メモリパリ
ティ−エラー抑止化レジスタ（ＭＰＥＲ）を設けていた
。
第１図に従来方式の実施例をブロック図で示す。
本図において、１はマイクロブ１コセノザー（Ｃ，ＰＩ
）、２はメモリ （ＲＡＭ ） 、 ３はパリティ−チ
ェック回路（ＰＣＩＩ ） 、 ４は上記メモリパリテ
ィ−エラー抑止化しジスク（ＭＰＥＩ？） 、 ５はＤ
型フリップフロップ（ＯＦＦ ）、 ６はマスク不可能
割り込みレジスタ（ＮＭＩＲ［ｉＧ）で、割り込みマス
クレジスタ（図示せず）でマスクできない、所謂ハード
ウェアエラーによる割り込み原因を蓄積している。７は
データバスである。
）、２はメモリ （ＲＡＭ ） 、 ３はパリティ−チ
ェック回路（ＰＣＩＩ ） 、 ４は上記メモリパリテ
ィ−エラー抑止化しジスク（ＭＰＥＩ？） 、 ５はＤ
型フリップフロップ（ＯＦＦ ）、 ６はマスク不可能
割り込みレジスタ（ＮＭＩＲ［ｉＧ）で、割り込みマス
クレジスタ（図示せず）でマスクできない、所謂ハード
ウェアエラーによる割り込み原因を蓄積している。７は
データバスである。
今、マイクロプロセッサ−（ｃＭ ＞ １がメモリ（Ｒ
ＡＭ ）２をアクセスして、データがデータバス７に読
み出され、パリティ−チェック回路（１’Ｃｌ１）３に
おいて、パリティ−エラーが検出されると、Ｄ型フリッ
プフロップ（ＯＦＦ ） ５のクロック端子を付勢する
。この時、メモリパリティ−エラー抑止化しジスク（、
ＭＰＥｌ？） ４がオン（非抑止）状態となっていると
、パリティーヂエノク回路（ＰＣ’ｌ＋ ）３の出力信
号をり電コックとして、Ｄ型フリップフロップ（叶Ｆ）
をアクセスするので、その出力端子Ｑを“１″として、
マスク不可能割り込みレジスタ（ＮＭＩＲＩ！Ｇ） ６
にセントされ、マイクロプロセッサ−（Ｃｒ’ｌｌ ）
１に対して、メモリパリティ−エラー割り込のを行う
ことになる。
ＡＭ ）２をアクセスして、データがデータバス７に読
み出され、パリティ−チェック回路（１’Ｃｌ１）３に
おいて、パリティ−エラーが検出されると、Ｄ型フリッ
プフロップ（ＯＦＦ ） ５のクロック端子を付勢する
。この時、メモリパリティ−エラー抑止化しジスク（、
ＭＰＥｌ？） ４がオン（非抑止）状態となっていると
、パリティーヂエノク回路（ＰＣ’ｌ＋ ）３の出力信
号をり電コックとして、Ｄ型フリップフロップ（叶Ｆ）
をアクセスするので、その出力端子Ｑを“１″として、
マスク不可能割り込みレジスタ（ＮＭＩＲＩ！Ｇ） ６
にセントされ、マイクロプロセッサ−（Ｃｒ’ｌｌ ）
１に対して、メモリパリティ−エラー割り込のを行う
ことになる。
然して、メモリパリティ−エラー抑止化レジスタ（Ｍｒ
’ＥＲ） ４が、電源投入信号等によって、オフ（抑止
）状態となっていると、パリティ−チェック回路（ＰＣ
ＩＩ ） ３の出力がオンとなって、上記り型フリップ
フロップ（ＤＦＦ ） ５のりしフック端子を付勢して
も、該り型フリップフロップ（ＯＦＦ ） ５の出力端
子Ｑはパ０”の侭となり、イニシャル■、テに発生した
メモリパリティ−エラーを抑止することになる。
’ＥＲ） ４が、電源投入信号等によって、オフ（抑止
）状態となっていると、パリティ−チェック回路（ＰＣ
ＩＩ ） ３の出力がオンとなって、上記り型フリップ
フロップ（ＤＦＦ ） ５のりしフック端子を付勢して
も、該り型フリップフロップ（ＯＦＦ ） ５の出力端
子Ｑはパ０”の侭となり、イニシャル■、テに発生した
メモリパリティ−エラーを抑止することになる。
このようにして、従来方式においては、電源投入信号で
、」二記メモリパリティーエラー抑止化Ｌ２ジスク（Ｍ
ＰＥＲ） ４を抑止状態として、イニシャル時にメモリ
アクセスを行って、メモリパリティエラーが発生しても
、マスク不可能割り込めレジスタ（ＮＭＩＲＥＧ＞ ６
を七７１−シないように制御されていた。
、」二記メモリパリティーエラー抑止化Ｌ２ジスク（Ｍ
ＰＥＲ） ４を抑止状態として、イニシャル時にメモリ
アクセスを行って、メモリパリティエラーが発生しても
、マスク不可能割り込めレジスタ（ＮＭＩＲＥＧ＞ ６
を七７１−シないように制御されていた。
メモリパリティ−エラー抑ＩＦ化レジスタ（Ｍ Ｐｌｉ
＋１）４はイニシャル処理後、ラフ１−ウェアによっ
てセットすることにより、データバスのパリティーヂエ
ソクを有効にすることができる。
＋１）４はイニシャル処理後、ラフ１−ウェアによっ
てセットすることにより、データバスのパリティーヂエ
ソクを有効にすることができる。
然して、この従来方式においては、メモリパリティ−エ
ラー抑止化しシスク（ＭＩＩＥＲ） ４の出力信号によ
って、パリティ−チェック回路（ＰＣｌｌ ） ３の出
力信号を、Ｄ型フリップフロップ（ＤＩ・Ｆ）５にラッ
チしないように動作するので、イニシャル時における本
来のパリティ−エラーが検出できないという問題があっ
た。
ラー抑止化しシスク（ＭＩＩＥＲ） ４の出力信号によ
って、パリティ−チェック回路（ＰＣｌｌ ） ３の出
力信号を、Ｄ型フリップフロップ（ＤＩ・Ｆ）５にラッ
チしないように動作するので、イニシャル時における本
来のパリティ−エラーが検出できないという問題があっ
た。
（ｄｉ 発明の目的
本発明は上記従来の欠点に鑑の、ノモリバリティーエラ
ー抑止化レジスタ（ＭＰＥＲ）を設けないで、イニシャ
ル時に、前述のフラグを読み出した時、メモリパリティ
−エラーのマスク不可能割り込みが発生しても、本来の
ハードウェアエラーによるマスク不可能割り込みとの区
別ができる、フラグ判定方法を提イハすることを目的と
するものである。
ー抑止化レジスタ（ＭＰＥＲ）を設けないで、イニシャ
ル時に、前述のフラグを読み出した時、メモリパリティ
−エラーのマスク不可能割り込みが発生しても、本来の
ハードウェアエラーによるマスク不可能割り込みとの区
別ができる、フラグ判定方法を提イハすることを目的と
するものである。
＋１１＋ 発明の構成
そしてこの目的は、本発明によれば、上記１．１装置の
特定領域に、電源投入時の初期化か、又はシステムリセ
ット時の初期化か、を識別するフラグを有するデータ処
理システムにおいて、上記初期化識別フラグを判定中で
あることを示す手段を設け、該手段が上記初期化フラグ
を判定中であることを示している時は、割り込みマスク
が不可能な割り込みが発生しても、該割り込み要因を無
視するように制御する方法を提供することによって達成
され、電源投入時のイニシャル時においても、前記フラ
グを判定することができる他、該フラグを読み取った時
に発生した、メモリパリティ−エラーは無視できるよう
に制御されるので、例７Ｆはシステムリセット時の−ｆ
ニンヤル時６．二発生した、本来のハードウェアエラー
によるパリティーコーシーとは区別できる利点がある。
特定領域に、電源投入時の初期化か、又はシステムリセ
ット時の初期化か、を識別するフラグを有するデータ処
理システムにおいて、上記初期化識別フラグを判定中で
あることを示す手段を設け、該手段が上記初期化フラグ
を判定中であることを示している時は、割り込みマスク
が不可能な割り込みが発生しても、該割り込み要因を無
視するように制御する方法を提供することによって達成
され、電源投入時のイニシャル時においても、前記フラ
グを判定することができる他、該フラグを読み取った時
に発生した、メモリパリティ−エラーは無視できるよう
に制御されるので、例７Ｆはシステムリセット時の−ｆ
ニンヤル時６．二発生した、本来のハードウェアエラー
によるパリティーコーシーとは区別できる利点がある。
（ｆｌ 発明の実施例
以下本発明の実施例を図面によって５′「述する。
第２図は、本発明を実施した場合のイニシャル処理を流
れ図で示した図であり、第３図が本発明の一実施例をブ
ロック図で示した図ごある。
れ図で示した図であり、第３図が本発明の一実施例をブ
ロック図で示した図ごある。
先ず、第１図において、イニシャル処理の動作を説明す
る。（イ）はその主処理を示したもの−（あり、（ロ）
はイニシャル処理時に、メモリパリティ−エラーが発生
した時のマスク不可能割り込み処理を示したものである
。
る。（イ）はその主処理を示したもの−（あり、（ロ）
はイニシャル処理時に、メモリパリティ−エラーが発生
した時のマスク不可能割り込み処理を示したものである
。
■（イ）のイニシャル処理ニ
ステップ１０：前処理であって、各種タイマー、レジス
フ類、及び入出力装置のイニシャライズを行う。
フ類、及び入出力装置のイニシャライズを行う。
ステップ１１：「イニシャルＦＦＪを七ノ１−シ、ブ１
１セノザー１の状態を、電源投入時のイユンヤルか、又
はシステムリセット時のイニシャルかを区別する「オー
トフラグ」の判定中とする。
１セノザー１の状態を、電源投入時のイユンヤルか、又
はシステムリセット時のイニシャルかを区別する「オー
トフラグ」の判定中とする。
ステップ１２：「オートフラグ」はオンかを判定する。
若し、オンであると、電源投入時のイニシャルであるこ
とを示すので、次のステップ１３に進む。
とを示すので、次のステップ１３に進む。
然し、オフであれば、システムリセット時のイニシャル
であることを示すので、ステップ１６に飛ふ。
であることを示すので、ステップ１６に飛ふ。
ステップ１３：「オートフラグ」の判定が終了したので
、上記「イニシャルＦＦＪをリセットし、次のステップ
１４に進む。
、上記「イニシャルＦＦＪをリセットし、次のステップ
１４に進む。
ステ、プ１４：後処理であって、ＲＡＭのイニシャライ
ズを行い、次のステップに進む。
ズを行い、次のステップに進む。
ステップ１５：電源投入時のイニシャル処理が終了した
ので、システムを起動する。
ので、システムを起動する。
ステ、ブ１６：システムリセン１一時のイニシャライズ
（レジスタ、メモリ類の部分クリア）を行って、システ
ムを再起動する。
（レジスタ、メモリ類の部分クリア）を行って、システ
ムを再起動する。
以上が、イニシャル処理の概要である。若し上記処理の
ステップ１２において、メモリパリティ−エラーが発生
した場合は、マスク不可能処理（ＮＭ■処理）（ロ）に
飛ぶ。この場合の動作をステップ２０〜ステツプ２５で
示している。
ステップ１２において、メモリパリティ−エラーが発生
した場合は、マスク不可能処理（ＮＭ■処理）（ロ）に
飛ぶ。この場合の動作をステップ２０〜ステツプ２５で
示している。
ステップ２０：前処理であって、マスク不可能１ｉ１り
込み原因（パリティ−エラー＋ （ｖ電子告、〕＼スタ
イムオーハ、ウォッチドッグタイマーオーツ＼等）の識
別を行う。
込み原因（パリティ−エラー＋ （ｖ電子告、〕＼スタ
イムオーハ、ウォッチドッグタイマーオーツ＼等）の識
別を行う。
ステップ２１：「イニシャルＦＦＪが七ノドされている
かどうかを見て、「イニシャル「）＋」七ノド中の時は
、ステップ２４に飛ぶが、［イニソヤルＦＦＪセ・７ト
中でなければ、次のステップ２２に進む。
かどうかを見て、「イニシャル「）＋」七ノド中の時は
、ステップ２４に飛ぶが、［イニソヤルＦＦＪセ・７ト
中でなければ、次のステップ２２に進む。
ステップ２２：後処理であって、この場合は［オートフ
ラグ」判定中ではないので、通常のエラー処理に進む為
に、現在点灯しているエラー要因をリセノ１〜して、次
のステップに進む。
ラグ」判定中ではないので、通常のエラー処理に進む為
に、現在点灯しているエラー要因をリセノ１〜して、次
のステップに進む。
ステップ２３：エラー要因別のエラー処理をｆｉう。
ステップ２４：「オートフラグ」判定中のメモリパリテ
ィ−エラーであるので、ハート１″）エアニ１−ラーで
はないということで、該エラー要因をり１！ノドして無
視し、次のステップに進む。
ィ−エラーであるので、ハート１″）エアニ１−ラーで
はないということで、該エラー要因をり１！ノドして無
視し、次のステップに進む。
ステップ２５：イニシャル処理中のＮ旧処理を柊了した
ので、元のイニシャル処理に戻る。（割り込み復帰） 以上、説明してきたイニシャル時の「オートフラグ」判
定法の実施例を第３図で説明する。
ので、元のイニシャル処理に戻る。（割り込み復帰） 以上、説明してきたイニシャル時の「オートフラグ」判
定法の実施例を第３図で説明する。
本図において、１〜３及び６，７は第１図で説明したも
のと同しものである。そして、３０は第２図の動作フロ
ーで説明した［イニシャルＦＦＪ （ＩＮＦＦ）であり
、電源投入信号でセントされ、「オー１−フラグ」の判
定を終了した時点で、リセットされる。３１ばパリティ
−チェック回路（ＰＣｌｌ ） ３の出力をランチする
パリティ−エラ−フリツプフロツプ（ＰＵＦＦ） 、
３２は「オートフラグ」検出回路（ＡＦＤＥＴ ）、
３３．３４は論理積回路（八）、３５は論理和回路であ
る。
のと同しものである。そして、３０は第２図の動作フロ
ーで説明した［イニシャルＦＦＪ （ＩＮＦＦ）であり
、電源投入信号でセントされ、「オー１−フラグ」の判
定を終了した時点で、リセットされる。３１ばパリティ
−チェック回路（ＰＣｌｌ ） ３の出力をランチする
パリティ−エラ−フリツプフロツプ（ＰＵＦＦ） 、
３２は「オートフラグ」検出回路（ＡＦＤＥＴ ）、
３３．３４は論理積回路（八）、３５は論理和回路であ
る。
今、電源投入時のイニシャル処理の場合を考えると、該
電源段入信Ｂにより、各種クイマー、レジスタ類のクリ
アが、ＣＰＵ １によって行われると共に、「イニシャ
ルＦＦＪ （ＪＮＦＦ） ３０か七ノドされ、データ処
理システムの状態を１−オートフラグ」判定中とする。
電源段入信Ｂにより、各種クイマー、レジスタ類のクリ
アが、ＣＰＵ １によって行われると共に、「イニシャ
ルＦＦＪ （ＪＮＦＦ） ３０か七ノドされ、データ処
理システムの状態を１−オートフラグ」判定中とする。
（ステップ１０．１１ ）この状態においては、論理
積回路（Ａ ）３３は、該「イニシャルＦＦＪ （ＩＮ
ＦＦ） ３０によって、閉塞されているので、ＣＰＵ
１によっ゛てメモリ （ｌ？／ｌｉｔ ＞ ２をアクセ
スし、上記「オートフラグ」を読み出し、その時メモリ
パリティ−エラーが発生して、パリティ−エラ−フリノ
ブフロノブ（ｒＥＩ’Ｆ） ３］が七ノドされていても
、マスク不可能割り込みＩ／レジスタＮ旧ＲＩＥＧ）
６をセットすることができない為、ＣＰＵ１にエラー処
理をさせることばない。（ステップ２０．２１ ） 然し、パリティーコニラーフリノブフ１゜Ｊノブ（１’
１４ＦＦ） ３１はＣ呆持されているので、「オートフ
ラグ−１判定中のパリティ−エラーの発生は論理積回路
（八）３４によって識別できる。従って、該識別信号に
よって、パリティーエラーフリノプフー＝１ノブ（１１
１ＥＦＦ） ３１をリセノ）・ずれば良い。（ステップ
２４）次に、ＣＩ”、Ｕ １によってメモリ （ＲＡＭ
） ２がアクセスされ、「オートフラグ」が読め出さ
れた１易合を考えると、「オートフラグ」検出回路（Ａ
Ｆ １１１ｉ Ｔ）３２において、検出出力へ〇−ｈ
＜得られるので、（′イニシャルＦＦＪ （ＩＮＦＰ）
３０をリセットすると共に、メモリ （ＲＡＭ ）
２のイニシャライズを行って、システムの起りＪを行う
ことができる。 （ステップ１３．１４．１５） 若し、「イニシャルＦＦＪ （ＩＮＦＦ） ３０がセン
トされていない状態（勿論、システムリセット時のイニ
シャル時も含む）において、ＣＰＵ １がメモリ （Ｒ
ｐ、＋１）２をアクセスして、メモリパリティ−エラー
が発生した場合は、論理積回路（Ａ ） ３３において
論理積がとれ、マスク不可能割り込めレジスタ（ＮＭＩ
ＩＩＥＧ＞ ６をセットし、ＣＰＵ１に対して通當のＮ
Ｍ［処理を起動することができる。（ステ・７プ２゜、
２１，２２．２３ ） （ｇｌ 発明の効果 以上、詳細に説明したように、本発明のイニシャル時の
フラグ判定方式は、電源投入時のめ、「イニシャルＦＦ
Ｊ （ｆＮＦＦ） （１’！＋１ち、「オー１〜フラグ
Ｊ ’Ｉ′ｌｌ定中）がセントされるように１１．す御
されるので、上記「オートフラグ」をｌち１５の出して
、メモリパリティ−エラーが発生しても、「オートフラ
グ」判定中と云う論理条件を用いて、本〕１このバーＩ
ウェアエラーと区別でき、該メモリパリティ コーラ−
を無視することができると共に、電源没入１１．４のイ
ニシャル処理と、システムリセット時のイニシャル処理
とを完全に識別し°ζイニシャライス′Ｊることがてき
る効果がある。
積回路（Ａ ）３３は、該「イニシャルＦＦＪ （ＩＮ
ＦＦ） ３０によって、閉塞されているので、ＣＰＵ
１によっ゛てメモリ （ｌ？／ｌｉｔ ＞ ２をアクセ
スし、上記「オートフラグ」を読み出し、その時メモリ
パリティ−エラーが発生して、パリティ−エラ−フリノ
ブフロノブ（ｒＥＩ’Ｆ） ３］が七ノドされていても
、マスク不可能割り込みＩ／レジスタＮ旧ＲＩＥＧ）
６をセットすることができない為、ＣＰＵ１にエラー処
理をさせることばない。（ステップ２０．２１ ） 然し、パリティーコニラーフリノブフ１゜Ｊノブ（１’
１４ＦＦ） ３１はＣ呆持されているので、「オートフ
ラグ−１判定中のパリティ−エラーの発生は論理積回路
（八）３４によって識別できる。従って、該識別信号に
よって、パリティーエラーフリノプフー＝１ノブ（１１
１ＥＦＦ） ３１をリセノ）・ずれば良い。（ステップ
２４）次に、ＣＩ”、Ｕ １によってメモリ （ＲＡＭ
） ２がアクセスされ、「オートフラグ」が読め出さ
れた１易合を考えると、「オートフラグ」検出回路（Ａ
Ｆ １１１ｉ Ｔ）３２において、検出出力へ〇−ｈ
＜得られるので、（′イニシャルＦＦＪ （ＩＮＦＰ）
３０をリセットすると共に、メモリ （ＲＡＭ ）
２のイニシャライズを行って、システムの起りＪを行う
ことができる。 （ステップ１３．１４．１５） 若し、「イニシャルＦＦＪ （ＩＮＦＦ） ３０がセン
トされていない状態（勿論、システムリセット時のイニ
シャル時も含む）において、ＣＰＵ １がメモリ （Ｒ
ｐ、＋１）２をアクセスして、メモリパリティ−エラー
が発生した場合は、論理積回路（Ａ ） ３３において
論理積がとれ、マスク不可能割り込めレジスタ（ＮＭＩ
ＩＩＥＧ＞ ６をセットし、ＣＰＵ１に対して通當のＮ
Ｍ［処理を起動することができる。（ステ・７プ２゜、
２１，２２．２３ ） （ｇｌ 発明の効果 以上、詳細に説明したように、本発明のイニシャル時の
フラグ判定方式は、電源投入時のめ、「イニシャルＦＦ
Ｊ （ｆＮＦＦ） （１’！＋１ち、「オー１〜フラグ
Ｊ ’Ｉ′ｌｌ定中）がセントされるように１１．す御
されるので、上記「オートフラグ」をｌち１５の出して
、メモリパリティ−エラーが発生しても、「オートフラ
グ」判定中と云う論理条件を用いて、本〕１このバーＩ
ウェアエラーと区別でき、該メモリパリティ コーラ−
を無視することができると共に、電源没入１１．４のイ
ニシャル処理と、システムリセット時のイニシャル処理
とを完全に識別し°ζイニシャライス′Ｊることがてき
る効果がある。
第１図は従来方式の実施例をブロック図で示した図、第
２図は、本発明を実Ｊ）ｌした場合のイニシャル処理を
流れ図で示した図、第３図が本発明の一実施例をブロッ
ク図で示した図である。 図面において、１ばプ１」セノザー（ＣＰＩ＋ ） 、
２はメモリ （１昂Ｍ）、３はパリティ−千１．ツク
回ｉ／Ｗ（１’ｃＩ＋ ’） 、 ４はメモリパリティ
−エラー抑ｌＬ化し・ジスク （ＰＩＰＥＲ） 、 ５
はＤ型フリップフロップ（Ｉｌｌ；Ｆ）、６はマスク不
可能割り込めＬ／ジスタ（関口１？ＥＧ） 、 ３０は
「イニシャルＦＩＪ （ＩＩＩＦＦ） 、 ：ｉ１番Ｊ
パリティ−エラーフリップフロノブ（１”ＥＦＦ） 、
３汎、］１オートフラグ」検出回路（計１〕１ミＴ
） 、 ３３，３４４．１論理積回路（Ａ ）、３５は
論理和回路、１０へ１６及び２０〜２５は、イニシャル
処理、マスク不可能（ＮＭＩ ）処理、をそれぞれ示す
。 牛 １ 色 （イ） 茅２ （ロ） ア
２図は、本発明を実Ｊ）ｌした場合のイニシャル処理を
流れ図で示した図、第３図が本発明の一実施例をブロッ
ク図で示した図である。 図面において、１ばプ１」セノザー（ＣＰＩ＋ ） 、
２はメモリ （１昂Ｍ）、３はパリティ−千１．ツク
回ｉ／Ｗ（１’ｃＩ＋ ’） 、 ４はメモリパリティ
−エラー抑ｌＬ化し・ジスク （ＰＩＰＥＲ） 、 ５
はＤ型フリップフロップ（Ｉｌｌ；Ｆ）、６はマスク不
可能割り込めＬ／ジスタ（関口１？ＥＧ） 、 ３０は
「イニシャルＦＩＪ （ＩＩＩＦＦ） 、 ：ｉ１番Ｊ
パリティ−エラーフリップフロノブ（１”ＥＦＦ） 、
３汎、］１オートフラグ」検出回路（計１〕１ミＴ
） 、 ３３，３４４．１論理積回路（Ａ ）、３５は
論理和回路、１０へ１６及び２０〜２５は、イニシャル
処理、マスク不可能（ＮＭＩ ）処理、をそれぞれ示す
。 牛 １ 色 （イ） 茅２ （ロ） ア
Claims (1)
- 主記憶装置の特定領域に、電源投入時の初期化か、又は
システムリセット時の初期化か、を識別するフラグを有
するデータ処理システムにおし）で、上記初期化識別フ
ラグを判定中であることを示す手段を設＋Ｊ、該手段が
上記初期化フラグを判定中であることを示している時は
、割り込みマスクが不可能な割り込みが発生しても、該
割り込み要因を無視するように制御することを特徴とす
るイニシャル時のフラグ判定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182058A JPS6074009A (ja) | 1983-09-30 | 1983-09-30 | イニシヤル時のフラグ判定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182058A JPS6074009A (ja) | 1983-09-30 | 1983-09-30 | イニシヤル時のフラグ判定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074009A true JPS6074009A (ja) | 1985-04-26 |
| JPH0442684B2 JPH0442684B2 (ja) | 1992-07-14 |
Family
ID=16111604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182058A Granted JPS6074009A (ja) | 1983-09-30 | 1983-09-30 | イニシヤル時のフラグ判定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074009A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114037A (ja) * | 1985-11-13 | 1987-05-25 | Alps Electric Co Ltd | 情報処理装置の情報処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148342A (en) * | 1978-05-15 | 1979-11-20 | Fujitsu Ltd | Reset control system for terminal unit in information process system |
-
1983
- 1983-09-30 JP JP58182058A patent/JPS6074009A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148342A (en) * | 1978-05-15 | 1979-11-20 | Fujitsu Ltd | Reset control system for terminal unit in information process system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114037A (ja) * | 1985-11-13 | 1987-05-25 | Alps Electric Co Ltd | 情報処理装置の情報処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442684B2 (ja) | 1992-07-14 |
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