JPS607299B2 - データ処理システム - Google Patents

Description

【発明の詳細な説明】 この発明はデータ処理システムに関し、更に特別にはメ
モリスペースの割付け及び割付解除の方法及び装置に関
する。

多数の現在のデータ処理システムの場合、ダイＺレクト
アクセスメモリのスペースは動的に能動プロセスに割付
けられ、上記プロセスを形成するプログラムによるその
メモリスペースのアドレス指定はすべて相対アドレス指
定を使用して間援に行われる。

この装置は利用できるメモリスペースがＺ所要のデータ
処理方式の能動プロセスのセグメントを保持するために
割付けられるようにする。その後、メモリスペースは特
別なメモリスペースを参照するすべてのプロセスが完了
した時に他のプロセスの他のセグメントと併用されるた
めに割付２解除される。多数のリストプロセスシステム
は上記の型の装置を利用する従来のシステムに存在し、
この内の代表的なものには英国特許明細書第１３２９７
２１号（特関昭４７−１１び号）に説明されている所謂
“ケイパビリティ（ＣａｐａＭｉｔｉｅｓ）”を採用す
るシステムがある。上記システムにおいて所謂“システ
ムケィパビリテイテーブノゾが設けられるが、それには
ダイレクトアクセスストアにすべての記憶セグメントの
ベースアドレスとＩＪミットアドレスを含むセグメント
表示装置が保持されている。

各能動プロセスはその場合、プロセスが始まると、プロ
セスがアクセスできるようになる各セグメント毎に一ェ
ントリィを有する少くとも一つの所謂“リザーブセグメ
ントポィンタ”テーブルに割付けられる。各ェントリイ
はシステムケイパビリテイテーフル（ＳＣＴ）のベース
アドレスに関係するポィンタ値と一緒にアクセス型コー
ドを含んでいる。従って、各システムにおいて三つの型
のセグメントがダイレクトアクセスストアに存在し、こ
れらはｉ）プログラムコードセグメント、ｉｉ）データ
セグメント、および皿ケイパビリテイ・ポインタセグメ
ントである。このデータ処理システムは、すべてのダイ
レクトアクセスストア操作が、ストアにアクセスするコ
ンピュータにあるストア保護または所謂ケィパビリティ
レジスタの制御下で、行われるような仕組みになってい
る。

それにより特別なセグメントえのアクセスが行われる前
に、そのセグメントのためのセグメント表示装置がケィ
パビリティレジスタにロードされなければならない。こ
のケイパビリテイレジスタ。ーデイング操作はリザーブ
ドセグメントポインタテーブルとシステムケイパビリテ
ィテーブルを使用し、選ばれたケィパピリテイレジスタ
にロードされる情報を引出す。ケィパビリティ機構とス
トア割付装置の融通性により、ストアセグメントを仕末
することはできるが、そのケィバビリティポィン夕は多
数のプロセス間に分布されているので、それらは一つも
“オーナー”プロセスも、もたず、従ってそのセグメン
トを明白に解放する責任を持つことができるプロセスは
全然ない。

事実プロセスがセグメントを仕末した時に使用者のすべ
てのプロセスが一切のセグメントを解放する義務をもた
ないようにすることは有利なことである。ストアセグメ
ントが暗黙に開放されるようにする方法には色々ある（
すなわち、使用者のプロセスはすべてのケィパビリテイ
ポィンタをセグメントにデイスカードするが明白にセグ
メントを解放しない）。

例えばケイパビリテイポインタセグメントのためのケイ
パビリテイだけがケイパピリティレジス夕内で使用者の
プロセスにより維持され、使用者のプロセスがその時、
異なるセグメント表示装置でそのケィパビリティレジス
夕に再ロードする場合、最初のケィパビリティポィンタ
セグメントはもはや、正規の手段ではアクセスされない
が、それはそのセグメントのための唯一のケィパビリテ
ィレジスタが破壊されているからである。同様に、ケィ
パビリティセグメントに附属した構造内のケィパビリテ
ィがその構造外には何等存在しない場合、ケィパビリテ
ィレジスタをオーバラィト（ｏｖｅＭｒｉに）する作用
はその構造がもはやアクセスできなくなっていることを
示す。関係したストアセグメントは明白には解放されて
いないので、それらはそのシステム内で“ガーベツジ”
を形成する。このガーベッジは“島状ガ−べッジ”と名
付けられるが、それは正規のケィパピリティ操作ではア
クセスされない島を形成するからである。使用者のプロ
セスがオーバラィテイングポイン夕によりガーベツジを
つくるけれども、そのセグメントをさめるシステムケイ
パビリテイテーブルェントリィ（ＳＣＴスロット（ｓｌ
ｏｔ））は使用者の一切の操作の影響を受けない。

従って使用者が暗黙に割付解除された一切のストアブロ
ックに一切アクセスできなくなっても、この操作システ
ムは優先アクセスを使用しシステムケイパビリテイテー
ブルを調べて、そのブロックを知ることができる。
・従ってガーベッジ集合
問題が起るがそれはストアのブロックがシステム構造全
体から隔離されるからであり、か）るブロックを探し出
しストアブロックとそれを参考にするＳＣＴェントリィ
を自由なりソースのプールに返えすことが必要となる。

更に、ＳＣＴスロット上のガーベッジ集合には必要条件
がある。

それは使用者のプロセスがストアのブロックを解放しブ
ロックのための旧いポインタを保持する場合があるから
である。このシステムが対応するＳＣＴェントリィを再
割付けし、それを新しいストアブロックのために使用す
る場合、最初のプロセスは新しいブロックにアクセスす
るためにその旧いポインタを使用するかもしれない。従
って解放されたブロックに対応するＳＣＴェントリイは
、ＳＣＴェントリイのための固着ストア内にポィンタが
全然存在しないことが判明するまで再使用できない。こ
れは、ポインタが存在しない解放済ＳＣＴスロットをこ
のシステムのガーベッジ集合のもう一つの様相が発見し
ていることを示すものである。ガ−べッジ集合アルゴリ
ズムは従来工夫されているが、基本的にこれらのアルゴ
リズムは固着アクセスストアにおける各セグメント用に
ノード語３を必要とし、各ノード語には“ガーベッジマ
ークビツト”が設けられている。

ガーベッジ集合プロセスはマークビットがすべてセット
され、例えば零にセットされている状態から始まる二つ
の位相で作動する。

４第１の位相は、この操作システムにおけ
るルートノードから始まるこの方式のノードリストをす
べて走査することを含み、走査プロセス中に遭遇した各
ノードに対し、その中のマークビットは“１”の状態に
セットされる。第２位相はセグメントノード語を視るメ
モリプール全体を渡るシークェンシヤルパスをつくり、
なおりセットされたガ−べツジマークビツトをもつノー
ドはすべて自由スロットとしてマークされ、ノード語に
より定められたストアセグメントは解放される。上記の
型のガーベッジ集合プロセスを行うのに適したアルゴリ
ズムはアデイソン・ウエズレイパブリツシング会社が１
９６＆王発行したドナルドィー・クヌス著題名“コンピ
ュータ・プログラミングの技術”のシリーズ本中の第１
巻、標題、“基本的なアルゴリズム”第２版第２、３、
５節（４０６乃至４２０頁）に開示されている。上述の
本に開示されたガーベツジ集合アルゴリズムは特許明細
書第１３２９７２１号に開示された型のりスト処理シス
テムに応用することができ、この場合、ノード語はシス
テムケイパビリティテープルェントリィに対応する。

然し、上記参考文献に開示されたアルゴリズムの一つの
様相は、このシステムがリアルタイムマルチプロセス還
境に採用される場合でケィパビリティを具体化するシス
テムと共に、使用される場合にそれを不適当なものにす
る。これらの様相は次の通りである：−（ｉ）このアル
ゴリズムは氷結されたシステムでシステムケイパビリテ
ィテーブルを完全に走査することを必要とする。（ｉｉ
｝ システムケイパビリティテーブルの直進走査は比較
的長いスタツクの使用を必要とする。

先ず様相（ｉ｝を考察すると、ガーベッジ集合走査が行
われているのと同時に他のプロセスがそのデータ構造を
変形している場合には明らかにこのアルゴリズムは成立
しない。このシステムはリアルタイム還境のために設計
されているので、かような考察は採用されていない。今
様相（ｉｉ）を考察すると、“下向きの”走査中、ノー
ドを変形して既に走査されたノードに対する“上向きの
”ポィンタを含むような装置が設けられる。然しかよう
な操作はガーベッジ走査中システムケイパビリティテー
フルエントリイまたはケイパビリテイポインタの変形を
必要とし、従ってェントリィの残部の妥当性を揚げ、従
ってこのシステムのケィパビリティ装置を不信のものに
する。この発明の目的は簡単で経済的な方法で上記の問
題を解決することにある。

この発明により、少くとも一つのプロセッサモジュール
をもつデータ処理システムとセグメントに記憶された情
報をもつメモリが提供され、各セグメントはデータ、プ
ログラムコードまたはセグメントのリストを記憶し、各
セグメントはガーベツジビツトとビジテツドビツトを含
むステータス語を有し、ガ−べッジビツトは、プロセッ
サが対応セグメントに対する操作を行う準備をする度毎
に第１状態にセットされ、プロセッサモジュールはある
シークェンスの操作を行なって自由になるＺセグメント
を検知するように配列され、そのシークェンスは、（ｉ
）すべてのステータス語のガーベッジおよびビジテッド
ビットを第２状態にセットすること、（ｉｉ）各ステー
タス語のテスト、（‘ｉｉ）ガーベッジビットを第１状
態にもつ各テスト済ステータスＺ語のために各ビジテツ
ドビツトを第１状態にセットすること、Ｇのセグメント
のリストを記憶し、セグメントのリストを記憶する能動
セグメントのすべてのピジテッドビットが第１状態にあ
る場合に第２状態にあるガーベッジビットをもつセグメ
ン２トだけを解放するように表示する能動セグメントに
リストされた各ステータス語内のガーベツジビットを第
１状態にセットすることを含んでいる。

この発明は−実施例の次の説明から更に容易に理解され
ようが、その説明は添付図面に関連して２読む必要があ
る。先ず第１図について、モジュラーベィシスで仕組ま
れ、この発明の好適実施例に通したフアシリティを結合
するプロセッサモジュールを採用する代表的なマルチプ
ロセッサデータ処理システムを３簡単に考察して見る。

このシステムは典型的にも（ｉ）多数の記憶モジュール
ＳＭＩ乃至ＳＭ４を含む主メモリと、（ｉｉ）多数のプ
ロセッサモジュールＣＰＵへ ＣＰＵＢとＣＰＵＣと、
（ｉｉｉ）多数の周辺装置ＰＵ１，ＰＵ２およびＰＵＡ
乃至ＰＵＭと、肌プロセッサ３または周辺装置のコムニ
ケーションに対するメモリのためのインターコムニケー
ション媒体ＩＣＭとから成立している。各種モジュール
の実際量は第１図に示すが、それは代表的なものに過ぎ
ず、この発明を制限するつもりのものではない。
４各プロセッサモジュールはインターコムニケーション
媒体ＩＣＭにより記憶モジュールＳＭＩ乃至ＳＭ４の内
の任意のものに接続され、メモリＭＥＭはあらゆる応用
と監督（管理）プログラムのために記憶を提供し、各処
理のためのワーキングデータとパーマネントデータを提
供する。処理を行う間にプロセッサモジュールは所要の
メモリアドレスを示すインターコムニケ−ション媒体に
デマンドを伸ばすように配列されており、インターコム
ニケーション媒体は各種の記憶モジュールにアクセスデ
マンドをタイムシェアする。代表的なものでは、周辺装
置ＰＵＩは主メモリＭ旧Ｍ用パッキングストアとして使
用される円板ストアとなることもある。

かような情況では、この円板ストアから時々情報セグメ
ントを引出し、それをメモリＭ旧Ｍの区画された区域に
挿入することが必要となる。か）る操作は所要の円板対
主メモリ転移を非同期で行う入力／出力ハンドラー処理
により開始される。この転移が完了するとこの処理を行
っているプロセッサは、転移完了を待っていて保留され
ていた一切のプロセスを解放して継続させることにより
、このシステムスケジューラーにそこのプロセスを知ら
せる。上記の型の中断システムの操作は英国特許明細書
第１３３２７９７号に開示されている。この発明が特に
適応するモジュラーデータ処理システムでは、既述した
通り、メモリはセグメントに基づいて配列されている。

すべてのプログラムデータと処理ワーキングおよびパー
マネントデータはこのシステムメモリの各種記憶モジュ
ール間のセグメント化フオームに配分されている。各プ
ロセッサモジュールは所謂ケイパピリテイレジスタを多
数備え、このレジスタはそれぞれメモリセグメントに関
するケィパピリティ語を保持するように配置され、この
メモリセグメントにプロセッサは現在の処理の遂行中に
アクセスする必要がある。かような装置は英国特許明細
書第１３２９７２１号に開示されている。かようなプロ
セッサモジュールに２個のケイパピリテイレジスタが使
用され所謂マスタ（またはシステム）ケイパビリテイテ
ーブルと所謂リザーブドケィパビリティポィンタテーブ
ルとに関係するケィパピリティ語を保持する。

このシステムケイパビリテイテーブルはシステムメモリ
中の各セグメント毎に一つのェントリィを有し、各ェン
トリィはそれが関係するセグメントのベースとＩＪミッ
トアドレスを区画する情報を含んでいる。従って、シス
テムケイパビリティテーブルは情報セグメント毎にメモ
リ内のブロックの配置に関する情報を提供する。この発
明の好適実施例は、マルチプロセッサシステムに使用さ
れるのに適しているがその場合、各プロセッサモジュー
ルは何等有効な内部記憶をもたず、システムメモリの記
憶モジュ−ルに対しすべてのダイレクトアクセスを行う
ものである。

各プロセッサモジュールの代表的なものは、英国特許明
細書第１３２９７２１号で定められた型のもので、一般
にこのシステムは記憶されたプログラムコントロールを
備えたテレコムニケーションスイッチングシステムのよ
うなリアルタイム情況に使用される。かようなシステム
の場合、代表的なコントロールアルゴリズムは多数のア
プリケーションプログラムに分割され、各プログラムは
電話呼出しセットアップ、スイッチング回路網経営手順
という特定様相を処理する。任意の一時期に一つ以上の
呼出が同じ段階の呼出しセットアップにあることがあり
、その結果同じアプリケーションプログラムが同時に異
なるプロセッサモジュールにより実施コースを進行する
ことがある。その結果、システムコントロールプログラ
ムは例えばスケジューリング目的のためアプリケーショ
ンプログラムの各“パス”を個々に検証できるようにな
っている必要がある。各アプリケーションプログラムの
各パスの代表的なものは、“プロセス”として考えられ
、スケジューリングの見地から、能動プロセスは遂行さ
れるタスクに等しくなる。各プロセスは各自独得な所謂
“ダンプスタック”と“リザーブドケイ／ぐピリテイポ
インタテーブノし’’を始めに割当てられる。各ダンプ
スタックはそのプロセスが完了前に保留される度毎にワ
ーキングパラメータを書込まれる記憶セグメントを提供
する。リザーブドケイ／ゞビリテイポインタテーフルは
プロセス遂行に必要なシステムフアシリテイ全３部をさ
める。システムフアシリティはすべての記憶セグメント
、主メモリセグメントとパッキングストアセグメントの
両方、そしてプロセス遂行に必要なコンピュータ周辺装
置等に関係するサブルーチンの如き一切のシステムリソ
ースを含んでし、４る。リザーブドケィパビリティテー
ブル内の各アイテムはシステムフアシリテイをさめる。
メモリセグメントに関するリザーブドケイパビリテイポ
インタテーブルアイテムは“ポインタ’’フイールドと
“アクセスコード”フィールドを含む。このポィンタは
メモリにおけるそのセグメントの位置をさめるシステム
ケイパビリテイテーブル内の三つの語のェントリィの内
最初の語を相対的にきめるのに対し、アクセスコードは
プロセスがそのセグメントに許されるようになっている
アクセスの型（読みだけ、読みと書く等）をさめる。ア
クセスコードの内最も有効な二つのビットは（１１の状
態にセットされた場合に）使用されェントリィが使用可
能のＳＣＴスロットに関係するようにきめる。コンピュ
ータ周辺装置等えのアクセスを“扱う”のに使用される
パッキングストアまたはサブルーチンにおけるセグメン
トの如きシステムリソースに関するリザーブドケイパビ
リテイポィンタテーブルアイテムは、“アクセス’’コ
ードフイールドがリソースの型をさめるのに対し、ポイ
ンタフィールドが特別なりソースをさめるェントリイに
関係するように配列される、代表的なものとして“アク
セスコード”の一つの最も有効なビットは広くリソース
型をきめる。明らかに幾つかの情報セグメントは多数の
プロセスに共通のものとなるが、他のものは特定プロセ
ス特有のものとなろう。

この発明は第３語のアクセスコード部分におけるシステ
ムケイパビリテイテーブルのエントリイの予備容量を利
用しそのセグメントとＳＣＴェントリィ自体の割付けと
割付解除を十分に制御するものである。

前述の如くモジュラーメモリシステムにガーベッジが発
生することは記憶セグメントの明白な割付解除が義務的
でないという事実から起る。

従って使用者のプロセスはそれがその記憶セグメントに
対するすべての引用を失う場合に記憶セグメントを暗黙
に解放する。記憶セグメントに対する一切の引用はケイ
パビリティ装置によるから、上記のことは使用者がこの
記憶部分を引用する一切のケィパビリティを失うことに
なる。例えば、使用者が第２図に示すストアＳのブロッ
クをもち、そのブロックに使用者がリザーブドケイパビ
リテイポィンタテーブルＲＣＰにオフセットＸで保存さ
れている単一ケイパビリティポィン夕を割付けられると
しよう。今、使用者がＳのためにもつ唯一のポインター
がポインタＲＣＰ（×）であり、他の使用者は誰もＳに
アクセスしない場合、その便用者はポィンタＲＣＰ（×
）を単にオーバラィティングするだけでＳを暗黙に解放
することができ、その場合使用者（または任意の他のプ
ロセス）は合法手段でＳにアクセスすることはできない
。作動しているシステムは使用者のオーバラィティング
作用からＳについて知る道は一つもないけれどもセグメ
ントＳは今やガーベツジとなっている。ポインタがオー
バライトされているけれどもＳＣＴェントリイは残って
おり、Ｓのサイズとロケーションに関する知識は十分な
優先プロセスＺによるＳＣＴェントリィの調査により決
められる事実を想起することが重要である。上記場合に
は明らかにＳはガーベツジになるばかりでなく、スロッ
トＳＣＴ（Ｐ）ももはや必要とされない。ガーベツジ集
合の一目的はか）るブロックとＳＣＴェントリイを傑出
すことである。全く同様にＳはＣＰ（×）によってだけ
引用されるケイパビリテイポイン夕のブロックからなる
。ＣＰ（Ｘ）がＳに対する唯一のポィンタであり、使用
者がそれをオーバラィトする場合、前と同機にヱントリ
イＰとストアＳはもはやアクセスできなくなる。然し注
意すべきことはこの場合、Ｓがケィパビリティボインタ
のブロックであるので単なるＰとＳ以上のものが隔離さ
れていることがあり得ることである。Ｓ内の独得な一切
のポィンタとそれが参照するストアはまた明白に隔離さ
れる。これらはそれ自体で別のケイパビリティブロック
となろう。従ってＰはケイパビリテイとデイタブロツク
からなる勝手な複素数データ構造を引用することになり
、ＣＰ（×）のオーバラィディングはデータ構造外で始
まる幾つかの道（データ構造内か、またはその外の）で
はアクセスできないデータ構造の一切の部分を隔離する
。任意の与えられた時間にガーベッジを構成するものの
定義は正規のデータ構造トラバースを行う場合に使用者
がアクセスすることができないものとして定められる。

次の二つの事に注意する価値がある。ｉ）ＳＣＴに対し
データアクセスをもつシステムルーチンはシステムの任
意部分にアクセスすることができるが、それはシステム
がケイパビリティ構造に全くマップされており、ＳＣＴ
がすべてのケィパビリティを含むからであり、従ってか
ようなルーチンは‘‘正規のデータ構造トラバース”を
行なっているとは考えられないことと、ｉｉ）このガー
ベッジの定義は使用者が使用し終ったが明白に解放して
いないか、または使用者がそのポィンタを全部破壊して
いないようなデータ構造を含んでいないことである。

第３図のガーベツジ集合アルゴリズムを詳細に考える前
に、第４ａ、第４ｂ図に示すプロセッサモジュールが提
供するファシリティを概略考えることは有利である。

このプロセッサモジュールはインストラクシヨンレジス
タＩＲ、アキムレータ／ワーキングレジスタのレジスタ
スタックＡＣＣＳＴＡＣＫ、結果レジスタＲＥＳＲＥＧ
、オペランドレジス夕○ＰＲＥＧ、マイクロプログラム
コントロール装置仏ＰＲＯＧ、算術装置ＭＩＬＬ、比較
器ＣＯＭＰ、メモリイデータ入力レジスタＳＤＩＲＥＧ
、一対のメモリ保護（ケィパビリテイ）レジスタスタツ
クＢＡＳＥＳＴＫおよびＴＣ／ＬＭＴＳＴＫおよび一組
の機械表示器レジスタＰＩＲ（一次）、ＳＩＲ（二次）
およびＦＩＲ（故障）を含んでいる。

代表的なものとして、三つのレジスタスタツク（ＡＣＣ
ＳＴＫ、ＢＡＳＥＳＴＫおよびＴＣ／ＬＭＴＳＴＫ）は
所謂スクラツチバツド装置を使用する構造にされ、これ
らの装置はラインセレクション回路（それぞれＳＥＬＡ
、ＳＥＬＢとＳＥＬＬ）を備え、この回路はスタックの
所要“レジスタ”とその入力および出力路との接続を制
御する。プロセッサ装置は、提示を容易にするため、各
種のデータ通路が第４ａおよび第４ｂ図では単導線とし
て示されているけれども、並列処理用に仕組まれている
。

プロセッサモジュールは所謂主ハイウエイＭＨＷ、スト
ア入力ハイウエイＳＩＨ、ストア出力ハイウェイＳＯＨ
を備えている。これらのハイウェイの代表的なものはそ
れぞれメモリイ語に対応する２４ビットのものであり、
ストアハイウェイＳＯＨとＳＩＨはその中に関連したコ
ントロール信号ハイウェイＳＯＨＣＳとＳＩＨＣＳとを
もっている。これらのコントロール信号ハイウェイはプ
ロセッサモジュールとメモリ間でコントロール信号を運
ぶために使用され、所謂タイミング線を含み、ハイウェ
イＳＩＨＣＳのストアアクセス（読み、読み書き、等）
のためにゴソトロール線を含んでいる。メモリは第４ａ
および第４ｂ図では示されていないけれども、ハイウェ
イＳＩＨとＳＯＨはシステムインターコムニケィション
媒体を越してシステムメモリに接続されているとする。
従ってハイウェイＳＩＨとＳＯＨはそれらの関連コント
ロール信号ハイウェイＳＩＨＣＳとＳＯＨＣＳと一緒に
、第１図に示すＳＨの如き通路に集約されて等しいもの
となる。アキユムレータスタツク（ＡＣＣＳＴＫ） こ
のスクラツチパッド装置はマスクドレジスタまたはモデ
ィファイアレジスタとしても使用される多数のＺアキュ
ムレータレジスタＡＣＣＯ−ＡＣＣ７を提供するために
使用され、所要のーレジス夕一は、レジスタＩＲのィン
‐ストラクション藷でマイクロプログラムコントロール
装置ｙＰＲＯＧか、またはレジスタ選択フィールドまた
はモディフアィア選択Ｚフィールドのいずれかにより導
線ＲＳＥＬに加えられるコードにより選択される。

またアキュムレ−タスタックＡＣＣＳＴＫには所謂隠さ
れたレジスタの一群が含まれており、これがシークェン
スコントロールレジスタ（ＳＣＲ）、インタラプトアク
セ２プトレジスタ（ＩＡＲ）、機械故障表示器レジスタ
（ＭＦＩ）およびダンプスタツクプツシユダウンポィン
タレジスタ（ＤＳＰＰ）を第５図に示す如く含んでいる
。これらの隠されたレジスタの意義は後述する。任意の
操作に必要なしジス夕は、アキュ２ムレータスタックと
関連する選択装置ＳＥＬＡ（第４ａ図）に選択コードを
通すことにより選択される。ベースレジスタスタツク（
ＢＡＳＥＳＴＫ） このスクラツチパッド装置は、プロ
セッサモジュール３のために多数の“半分”ケィパビリ
ティレジスタを提供するために使用される。

上述の如く、メモリ保護システムは多数の所謂ケィパピ
リティレジス夕を結合しそのレジスタはそれぞれセグメ
ント表示装置（ベースアドレスとＩＪミットアドレス）
３と、許されたアクセス型コードからなるケィパビリテ
ィ語を保持する。ベースレジスタスタツクはすべてのケ
イパビリテイレジスタのためのベースアドレスを保持す
る。第６図は左側にこのスタックに保持される半分ケィ
パビリテイレジスタを示すが、それらは８個の所謂“ワ
ークスペース”ケィパビリティレジスタＷＣＲｏ乃至Ｗ
ＣＲ７と多数の所謂“隠された”ケイパビリテイレジス
タとからなっている。隠されたケイパビリテイレジスタ
の３台だけが第６図に示されているが（ＤＣＲ、ＮＩＣ
ＲとＭＣＲ）これはこの発明を理解するために重要な唯
一の隠されたケィパビリティレジスタであるからである
。ワークスペースケイパビリテイレジスタは機械ィンス
トラクションレジスタＩＲにおける選択コードフィール
ドによるか、またはマイクロプログラムコントロール信
号によって選択されるのに対し、隠されたケィパビリテ
ィレジスタは特別なィンストラクション語のコントロー
ルコードとマイクロプログラムにより発信された選択コ
ードとによってのみ選択される。ワークスペースケイパ
ビリテイレジスタはケイパビリティ語を保持するのに使
用されるがそのケィパビリティ語はメモリの幾つかのワ
ーキング区域をさめ、プロセッサモジュールが行なって
いる現在、能動のプロセスがその区域にアクセスするこ
とになっている。

一つのワークスペースケイパビリティレジスタが使用さ
れ“リザーブドケィパビリテイポインタテーブ′ソ’を
さめるケイパビリティ語を保持し、約定により、現在の
プロセスのためのＩＪザーブドケイパビリテイポインタ
は、ＷＣＲ６に保持されたセグメント表示装置によって
さめられる。隠されたケィパビリテイレジス外ま“アド
ミニストレーション”セグメントをさめるセグメント表
示装置を含むケィパビリティ語を保持するのに使用され
る。

ケイパピリテイレジスタＤＣＲはダンプ区域ケィパビリ
ティレジスタでありその中の語は現在稼動中のプロセス
の操作が保留される場合にそのプロセスのパラメータが
ダンプされることになるセグメントをさめる。ケイパビ
リテイレジスタＮＩＣＲはケィパビリティ語を保持する
がその語のセグメント表示装置はポィンタを記憶するセ
グメントをきめ、そのポイン夕はシステムインタラプト
ハンドラプロセス用ダンプスタツクのためのケイパビリ
テイをさめる。このポイン夕はインタラプトがトラップ
検知回路ＴＤにより強制される場合にアクセスされる。
ケイパビリテイレジスタＭＣＲはマスタケイパビリテイ
テーブルが配置されているセグメントのためのセグメン
ト表示装置を保持している。これらのセグメントとその
セグメント表示装置全部の意義はこの発明の特徴による
このシステムの詳細操作を考える時に後述する。ケィパ
ビリティレジスタの各ベースアドレスは｛ａ｝セグメン
トが配置されているストアモジュール（８ビット）と｛
ｂ信己億モジュール（１６ビット）内のそのセグメント
のベースまたはスタートアドレスを示す。

タイプコード／リミットスタツク（ＴＣ／ＬＭＴＳＴＫ
） このスタツクは他の“半分”のケイパビリティレジ
スタを提供するもので、第６図の右側に示されている。

ケイパビリテイレジスタはそれぞれベーススタツクとり
ミットスタツククの両方において対応する線により形成
されている。ＴＣ／ＬＭＴＳＴＫスタック内の各位置は
表示装置リミットアドレスと関係ケィパビリティ語の許
されたアクセスコードとを記憶する。結果レジスタ（Ｒ
ＥＳＲＥＧ） このレジスタはプーロセツサモジユール
主ハイウエイＭＥＷからデータを送られ算術演算結果を
仮に記憶するのに使用される。

オペランドレジスタ（ＯＰＲＥＧ） このレジスタは主
ハイウェイＭＨＷからか、またはメモリ出力ハイウェイ
ＳＯＨのいずれかからデータを送られストアアクセスア
ドレスの形成の際の中間レジスタとして使用される。

ィンストラクション語のオフセットアドレスは、ィンス
トラクション語がメモリから取出される時にこのレジス
タに送られる。インストラクシヨンレジスタ（ＩＲ）
このレジスタはメモリから取出された時のィンストラク
ション語のコントロールビットフィールドを保持するの
に使用される。

各種フィールドの意義は、特定ィンストラクションの実
施の場合に後述する。マイクロプログラムコントロール
装置（山ＰＲＯＯ） この装置は各ィンストラクション
段階の実施の際のプロセッサモジュールの操作の順序と
遂行を制御する。

この装置は制時され順序付けられた装置制御信号（一Ｐ
ＥＣＳ）を発信し、（ｉ）各種レジスタ入力アンドゲー
トに通ずる不引用入力導線上の適当な信号により、その
ゲートを必要なだけ起動し、（ｉｉ）算術装置ＭＩＬＬ
（導線ＡＵ仏Ｓ）の作動を制御し、（ｉｉｉ）比較器Ｃ
ＯＭＤ（導線Ｃ山Ｓ）の作動を制御し、『の幾つかの一
次表示器（導線山ＰＩＣ）、二次表示器（ＡＳＩＣ）お
よび故障表示器（仏ＦＩＣ）のセッティングを制御する
。マイクロプログラムコントロール装置は、また川導線
ＣＲＳＥＬとＲＳＥＬにわたるマイクロシークエンスに
使用される各種のレジスタを選択することができ、（ｉ
ｉ）メモリ入力レジスタＳＤＩＲＥＧ（導線＋ＩＳ）の
内容を増分することができ、（ｉｉ弓｝ハイウェイＳＩ
ＨＣＳ上にメモリアクセスコントロールコードを発信し
、そのハイウェイのタイミング線を起動することができ
る。各種のコントロールおよびコンディション信号は残
りのプロセッサモジュール内で発信され、マイクロプロ
グラムコントロール装置仏ＰＲＯＧに送られる。これら
の信号は【ａ｝導線ＡＵＣＳ、算術装置ＭＩＬＬからの
コンディション信号として、‘ｂ）導線ＣＩＳ、比較器
ＣＯＭＰからのコンディションおよびィンディクション
信号として、ｔｃ｝導線ＩＣＳ、一次および二次表示器
レジスタＰＩＲとＳＩＲからの表示信号として、および
ｄ導線ＦＩＣＳ、故障表示器レジスタＦＩＲからの表示
信号として示されている。算術装置（ＭＩＬＬ） この
装置は、その二つの入力口を越して提供されたデータ語
上で並行算術を行うことができる普通の算術装置である
。

その結果は主ハイウェイＭＨＷを越してマイクロプｏグ
ラムがさめた行先に接続される。このＭＩＬＬが行う実
際の操作は算術装置のマイクロプログラムコントロール
信号ＡＵ仏Ｓによりさめられる。オーバフローの如きあ
るコンディション信号はＭＩＬＬにより発信され、一次
表示器レジスタＰＩＲかまたはマイクロプログラムコン
トロール装置仏ＰＲＯＧ（信号ＡＵＣＳ）に送られる。
比較器（ＣＯＭＰ） この装置はメモリデータ入力レジ
スタＳＤＩＲＥＧと所要のアクセス操作にロードされた
アドレスを、所要メモリアィセスに関係するケイバビリ
テイ語のバウンド（すなわちベースとりミット）および
許されたアクセスコード‘こそれぞれ比較するために使
用される。

この比較器によりつくられるコンディション表示出力信
号ＣＩＳはマイクロプログラムコントロール装置仏ＰＲ
ＯＧに送られる。この比較器の機能の意義は後で判明し
よう。メモリデータ入力レジスタ（ＳＤＩＲＥＧ） こ
のレジスタは“ＣＰＵ対メモリ”またはプロセッサモジ
ュール出力レジスタとして作用し、このメモリまで通過
するためのアドレスデータまたはワーキングデータはメ
モリ入力ハイウェイＳＩＨを越してメモリに通過する前
にこのレジスタ内で組立てられる。

一次表示器レジスタ（ＰＩＲ） このレジスタはプロセ
スが保留される場合、（プロセスダンプースタック内で
）保留を要する８個の一次表示器を保持するのに使用さ
れる。

一次表示器の代表的なものは、次のものを含む：−ビッ
ト０一算術結果は零に等しい ビット１−算術結果は雫以下 ビット２一算術結果はオーバフロー Ｚビッ
ト３−インバースパリティを書くビット４−第２群 ビット５−インタフェース故障抑止 ビット６−休止 ビット７−第１企図 Ｚビット
８乃至２３一予備最初の三表示器はすべてのデータィン
ストラクションの影響を受けるのに対し、残りの五つの
表示器は内部のハードウェアとあるコントロールプログ
ラムにより操作される。

２二次表示器レジス夕（ＳＩＲ）
このレジスタはマイクロプログラムコントロール装置〃
ＰＲＯＧにより内部で大部分使用される表示器ビットを
保持するのに使用される。このレジスタの代表的なもの
は、算術演算、故障制御、中断表示器を含む。 ２故障
表示器レジスタ（ＦＩＲ） このレジスタは故障状態表
示器を保持するために使用され、代表的なものはパリテ
ィとその中に含まれた“ケイパビリテイフイールドバイ
オレーション”および“ケイパビリテイアクセスフイー
ルドバイオレーシヨ３ン”表示器をもつことができる。
この発明の実施例によるガーベッジ集合アルゴリズムは
第３図に示すが、それは八つの基本的段階ＢＩ乃至Ｂ８
をまとめて包含する。

前述の如く第３図の挿入部で示したＳＣＴＥの如き、シ
ステムケ３ィパビリテイェントリィはそれぞれ三つの記
憶語からなる。これらの藷は、（ｉ）サムチェツク（Ｓ
ＵＭＣＨＥＣＫ）コード、（ｉｌ）ベース（ＢＡＳＥ）
アドレスと仰ＩＪミット（ＬＩＭＩＴ）アドレスである
。リミットアドレスはベースアドレスに関係し、従って
この語の最も有効な８ビットは自由である。システムケ
イパビーリテイテーフルエントリイのリミットアドレス
語の自由区域の二つの最も有効なビットはＳＣＴエント
リイのためのガーベツジビツトＧＢとビジテッドビット
ＶＢを保持するのに使用され、これらのビットはこの発
明の実施例のガ−べッジ集合アルゴリズムにより使用さ
れる。

ガーベツジビツトＧＢはガーベツジ集合アルゴリズムに
よりリセットされＳＣＴスロットを包含する“ロードケ
イパピリテイレジス夕”インストラクション実施により
セットされる。ビジテツドビットＶＢはガーベッジ集合
アルゴリズムだけでセットされリセットされる。次の説
明は第３図に示すガーベッジ集合プロセスの基本段階に
対応する標題下で区分されよう。その発端としてガーベ
ッジ集合プロセスは次のＩＪソースリストを割付けられ
る；−（ｉ）“ライブストア（ｌｉｖｅｓｔｏｒｅ）’
’旗、（ｉｉ）次のヱントリィ語、（ｉｉｊ）ＳＣＴェ
ントリイサイズー定値、『のＳＣＴサイズ−定値および
Ｍルートノードに対するポインタ。

リソース（ｉ）乃至『のは記憶セグメントを含み、従っ
てＳＣＴェントリィを備え、従ってガーベッジ集合プロ
セス用のＩＪザーブドポィンタテーブルに対応ポィンタ
をもつのに対し、リソースＭは単にポィンタテーブル内
の適当なボィン外こよりルート／−ドセグメントに提供
されるのに過ぎない。代表的なルートノード‘ま、現在
このシステムで扱われているすべてのプロセスを検証す
るシステムスケジュールプロセスにより保持される基本
テーフルとなる。ＢＩはＧＢとＶＢをすべて０にセット
する。

この段階で、ガーベッジ集合ァルゴリズムを行うプロセ
ッサは、各ェントリィのガーベッジビットＧＢとビジテ
ツドビツトＶＢを零にセットするすべてのＳＣＴェント
リイを止める。プロセッサの代表的なものは、一連の“
スヮプマスクド（ＳＷＡＰＭＡＳＫＥＤ）”インストラ
クションを遂行することになり、各ィンストラクション
は連続ＳＣＴエントリイのリミットアドレスエントリイ
を包含する。

最初の“スワップマスクド”インストラクションを行う
前に、ＡＣＣＯを代表とするマスクレジスタは二つの最
有効ビットの１１のコードと、他のすべてのビットの‘
０’で、プロセッサモジュール内に組立てられるが、そ
れと共に他の一つの汎用レジスタ、例えばＡＣＣＩはす
べて零のコードをロードされる。“スワプマスクド”ィ
ンストラクションは、アドレス構造により選択されたス
トアロケーションの内容の（マスクレジスタパターンに
より選択された）文字またはビットパターンがロケーシ
ョンとインストラクシヨン語により定められたデータレ
ジスタ間で、相互に交換され、ロケーションまたはレジ
スタのいずれの残存内容をも乱さないようにする。記憶
ロケーションから読み、その新しい値を書き直す操作は
ロックアウトされた記憶モジュールで行われ、他のプロ
セッサからの同時アクセスを防止する。各スワプマスク
ドィンストラクションの後で、ＳＣＴヱントリイアドレ
スはＳＣＴエントリイサイズ値（すなわち、３、ーェン
トリィに３個ある）だリブ増分される。ＳＣＴェントリ
ィサィズ値は勿論既にＡＣＣ２のようなモディファイア
レジスタの一つの中で組立てられよう。Ｂ２はルートノ
ードでＣＲをロードする。

“ロードケイパビリテイレジス夕”インストラクション
は、システム全体のためのルート（作動しているシステ
ム内の）となるケイパピリテイブロックを含む、この段
階で行われる。

この操作はガーベッジ集合アルゴリズムに開始の端緒と
なるものを与えるが、それはＶＢ＝０をもつＳＣＴェン
トＩＪイのためにＧＢを１にセットするからであり、ま
たこれにより段階Ｂ５はそのケイパビリティブロツクの
ために行なわれるようになる。注目すべきことは、他の
りアルタイムプロセスが同時に行われており、これらの
ロードケイパビリテイィンストラクションを包含し、そ
のィンストラクションは勿論ガーベッジ集合プロセスの
操作を促進することである。“ロードケイパビリテイレ
ジスタ’’インストラクションで行われる実際の操作は
第７および第８図に示す。

“ロードケイパビリテイレジスタ”インストラクション
に含まれる操作は特許出願第１３２９７２１号に詳述さ
れている。第８図は１０の括弧で囲んだ参照番号を備え
るが、それらはロードケイパビリテイレジスタマイクロ
シークェンスの１０の基本段階を示し、そのフローダイ
アグラムは第７図に示す。

第７図の各種段階は第８図の括弧番号に対応する番号Ｓ
Ｉ乃至ＳＩＯで示されているのに対し、第８図に示され
ていない段階は内部のプロセッサ操作段階であるのでＳ
Ｖ、ＳＷ、ＳＸ、ＳＹおよびＳＺとされている。次の説
明は第７図の段階により区分され、第４ａ、第４ｂおよ
び第８図はひんばんに参照されよつｏ段階ＳＩ−ＣＲＣ
ＢからＩＷを読む この段階では、現在のプロセスのプログラムフロックＣ
ＲＣＢ（第８図）はケィパビリティレジスタＷＣＲ７の
ベースアドレスに関係するシークェンスコントロールレ
ジスタＳＣＲのセツテイングがさめるアドレスにより次
のィンストラクション語で議取り操作のためアクセスさ
れる。

第４ａおよび第４ｂ図において、これらの操作は、（ｉ
）導線ＲＳＥＬを用いてＳＣＲを選択すること、（ｉｉ
）導線ＣＲＳＥＬを用いてケイパピリテイレジス夕ＷＣ
Ｒ７を選択すること、（ｉｉｉ）ゲートＧＩ８とＧ７を
起動すること側算術装置ＭＩＬＬに命令して加算を行う
こと、ＭゲートＧＩＩを開くこと、肌アクセスとりミッ
トテストのため比較器ＣＯＭＰを起動すること、ＭＤゲ
−トＧＩ４とハイウェイＳＩＨＳＣを起動することによ
り、マイクロプログラムコントロール装置仏ＰＲＯ○の
制御下で行われる。第８図の通路１は概略この段階の操
作を示している。段階Ｓ２一１Ｒへの１／ＰＩＷ この段階は段階ＳＩでアクセスされたィンストラクショ
ン語のプロセッサモジュールへのゲーティングを制御す
る。

マイクロプログラムコントロール装置ｒＰＲＯＧ（第４
ｂ図）は、メモリから読まれた語（この場合はィンスト
ラクション語）がメモリ出力ハイウェイＳＯＨ上にある
ことをメモリ出力コントロール信号ハイウェイＳＯＨＣ
Ｓ上のタイミング線が示す場合に、ゲートＧＩ，Ｇ２お
よびＧ３を開く。このィンストラクション語の読みは第
８図の頂部に示すが、それは多数のアドミニストレーシ
ョンフィールド（ビット１０乃至２４）とアドレスオフ
セットフィールドＡ（ビット１乃至９）からなっている
。このアドミニストレーションフイールドは、‘ａ’ビ
ット１０乃至１２（ＣＲＰＴ）で、リザーブドケイパビ
リテイポインタテーフルに関係するケィパビリティレジ
スタＷＣＲ７と、【ｂーピツト１３乃至１５（ＭＯＤ）
で、アドレスモディファイアレジスタとして使用される
アキュムレータと、‘ｃ’ビット１６乃至１８（ＣＲＬ
）で、ロードされるケイパビリテイレジス夕と、【ｄ’
ビット１９乃至２３（ＬＤＣＲ）で、この場合“ロード
ケィパビリテイレジスタ”インストラクターをさめるフ
アンクシヨンコードと、‘ｅ）ビット２４（Ｓ）でダイ
レクトまたはストア操作ビットとを決める。第８図の通
路２は、概略で、この段階の操作を示す。段階Ｓ３−Ｐ
ＲＣＴ選択 この段階では、第２ａ図のマイクロプログラムコントロ
ール装置仏ＰＲＯＧはＣＲＳＥＬ導線を調節し、ィンス
トラクション語のＣＲＰＴフイ−ルドがさめたワーキン
グケイパビリテイレジスタを選ぶ。

この操作は第８図の通路３で示される。段階Ｓ４−アド
レスＲＣＰこの段階では、リザーブドケイパビリティポ
ィンタアィテムアドレスが形成され、第８図の通路４は
この操作を示す。

マイクロプログラムコントロール装置仏ＰＲＯＧはゲー
トＧ４とＧ５を起動し、加算を行うようにＭＩＬＬに命
令し、ゲートＧＩＩとＧＩ４を起動する。ゲートＧＩ４
が起動されるのと同時に読みコードがハイウェイＳＩＨ
ＣＳに加えられ、タイミング線が起動される。段階Ｓ５
−ＣＲＸ選択 この段階では、マイクロプログラムコントロール装置は
ＣＲＬフィールド情報を第４ａ図の導線ＣＲＳＥＬに加
え、ロードされるケイパビリテイレジス夕（第８図のＷ
ＣＲＸ）を選択する。

第８図の通路５はこの段階で行われる操作を示す。段階
Ｓ６−ＲＣＰ読みこの段階で、リザーブドケイパビリテ
イポインタアィテム語（すなわちケィパビリティ語アク
セスコードとりザーブドケイパビリテイボインタアドレ
スオフセツト）はメモリ出力ハイウエイＳＯＨからプロ
セッサモジュールに送り込まれる。

アクセスコードは段階Ｓ５で選ばれた。ケーシヨンでリ
ミットスタツクＬＩＭ ＳＴＫのＴＣセクションに送り
込まれるのに対しアクセスコードとポィンタアドレスオ
フセットを含む諸全体は、オペランドレジスタＯＰＲＥ
Ｇに送り込まれる。通路６で第８図に示された上記操作
は、コントロール信号ハイウェイＳＯＨＣＳのタイミン
グ線が起動される場合、第４ａと第４ｂ図のゲートＧ２
，Ｇ３およびＧＩ９を起動することによりマイクロプロ
グラムの制御下で行われる。段階Ｓ７−ＲＣＰのダンプ 第８図の通路７で示されるこの段階では、オペランドレ
ジスタＯＰＲＷＧ（第４ｂ図）にあるリザーブドケイパ
ビリテイポインタはロードされるケイパビリティレジス
タのためにとって置かれたロケーションで現在プロセッ
サダンプスタックにコピィされる。

この操作は、マイクロプログラム制御下で、（ｉ｝導線
ＣＲＳＥＬを越してプロセスダンプスタツクケィパビリ
ティレジスタＤＣＲを選択すること、（ｉｉ）ゲートＧ
５を起動すること、（ｉｉｉ）ダンプスタツ外こ必要な
語のオフセットアドレスをさめる導線ＧＯＳ上に、オフ
セットアドレスコ−ドを発信すること、Ｇの加算のため
ＭＩＬＬを起動すること、ＭゲートＧＩＩとＧＩ４を起
動すること、〜Ｄ書く操作のためにメモリにアクセスす
ることによって行われる。後続の書込み操作は、ゲート
Ｇ４，ＧＩＩおよびＧＩ４を越えてストアに加えられる
オペランドレジスタの内容を含んでいる。段階ＳＶ−Ａ
Ｃ＝非メモ？この段階では、段階Ｓ６で、リミットスタ
ックＬＩＭＳＴＫのＴＣセクションに送り込まれたアク
セスコードは非メモリケィパピリティに関係するかどう
かを知るためにテストされる。

ケイパビリティポィンタが非メモリポィンタを指示する
場合、段階ＳＷが行われる。段階ＳＷ−ＣＲＸの零化 この段階では、ケィパビリティレジスタ ＷＣＲＸが再び選ばれ、第４ａ図および第４ｂ図のゲー
トＧＩ９とＧ２川まマイクロプログラム制御下で起動さ
れる。

これはケィパビリティレジスタＷＣＲＸの両半分に零（
ハイウェイＭＨＷ上の肌ＬＬからの現在出力）が書込ま
れるようにし、ロードケイパビリテイレジスタインスト
ラクシヨンマイクロシークェンスは終了する。その結果
、任意のケイパピリティのリザーブドケィパビリテイポ
ィンタテーブルに保持されたアクセスコードがメモリィ
セグメントのそれ以外のものである場合には、対応ケィ
パビリティレジス夕の内容全体は、アクセスコードを含
み、レジスタがロードされることになる場合、零にリセ
ットされる。段階ＳＷこおけるテストの結果がＮＯであ
った場合（すなわち導線ＴＩ＝０）、段階Ｓ８が行われ
る。段階Ｓ８一ＳＣＴＳ−ＣＸェントリィを読むこの段
階ではシステムケイパビリテイテーフルにおける三語ェ
ントリィの内の最初の語が読まれる。

この操作は通路８により第８図に示され、（ｉ）ケィパ
ビリテイレジスタＭＣＲの選択、（ｉｉ）ゲートＧ４と
Ｇ５の起動、（ｉｉｉ｝加算のためのＭＩＬＬの起動、
肌マイクロプログラム制御下でのゲートＧＩＩとＧＩ４
の起動を含んでいる。ストア読み操作が終了する場合で
、ゲートＧ２とＧ３が開かれサムチェック語はオペラン
ドレジスタに送り込まれる。ゲートＧ１ ５もまたこの
時に開かれＭＣＴアドレスをセーブする。前述した如く
、システムマスタケィパビリテイテーブル（第８図のＳ
ＣＴ）における各ェントリィは三語で形成されている。

最初の語はそのェントリィの他の二語に関係するサムチ
ヱックコードＺになるように配置されている。リロケイ
ションが起る場合、リロケイティングプロセスは、含ま
れたセグメントへのアクセスがシステムケイパビリテイ
テーフルェントリィをマークすることで仮に保留される
ようになることをシステムの残部に表Ｚ示する。リロケ
ィテイングプロセスは典型的にすべての零を特別なサム
チェツクコード語ロケーションに書込む。従って、レジ
スタＷＣＲＸに。ードされるセグメント；表示装置のた
めのサムチェックコードＳ−ＣＸが現在オペラソドレジ
スタに２あるので、段階ＳＸはセグメントがリロケィト
されているかどうかを知るテストに使用される。段階Ｓ
Ｚ−Ｓ−Ｃ＝０？マイクロプログラムコントロール装遣
りＰＲＯＧ（第４ａおよび第４ｂ図）は、サムチェツク
コー２ドが零かどうかを知るために零検知器回路ＺＤか
らの導線ＯＰ＝０の状態をテストする。

導線ＯＰ＝０が“１”の状態にある場合、段階ＳＷはロ
ードケイパビリテイレジスタマイクロシークェンスから
出る前に行われる。

然し導線ＯＰ３＝０が“０’’の状態にある場合には、
段階Ｓ９が行われる。段階Ｓ９一ＭＣＴＢＸェントリィ
読み 第８図の通路９により示されるこの段階では、マスタケ
イパビリテイテーフルエントリイのベースアドレスは、
ィソストラクション語のＣＲＬコードフイールドがさめ
るロケーションにおけるケィパビリティレジスタスタッ
クのベース半分し、論込まれる。

段階ＳＩＯ−ＭＣＴＬＸェントリィ読み 第８図の通路１０が示すこの段階においては、システム
ケイパビリテイテーブルエントリイのリミットアドレス
はロードされるケイパビリテイレジス夕（ＷＣＲ７）の
ＩＪミット半分に読み込まれる。

同時にＳＣＴェントリィの受入れられたりミット語はゲ
ートＧ３を通じてオペランドレジスタＯＰＲＥＧに送り
込まれる。段階ＳＹ−Ｓ−ＣＯＫ この段階において受信されたサムチェック値は、ロード
された実際のベースとＩＪミット値を使用して形成され
、局部的に発信されたサムチェック値に対してチェック
される。

受信サムチェツクが局部発信サムチェック値に等しくな
い場合、故障の状態が信号で知らされる。包含される実
際の操作はこの発明に密接な関係をもたないのでこの説
明には示さない。然し理解する必要があることは、ＳＣ
Ｔェントリィの各部分がケィパピリティレジスタに登録
されるのでベースおよびリミットアドレス値はサムチェ
ックから差引かれ、その結果が結果レジスタＲＥＳＲＥ
Ｇに保持されることである。ゲートＧＩ６は一部計算さ
れた局部的なサムチェツクをＭＩＬＬに送るのに使用さ
れ、その受信アドレス値パリティをＯＰＲＥＧを介して
ゲートＧ３とＧ４に送るのに使用される。結果レジスタ
がこの段階の終末で零を含まない場合には明らかに故障
が起きている。段階ＳＺ−ＧＢ＝０ この段階において、ＳＣＴェントリイのリミット語はゲ
ートＧ４を越えて現在ＯＰＲＥＧにおいてＭＩＬＬに加
えられており算術装置コンディション信号ＡＵＣＳは、
その語の最有効ビットのどれが“１”の状態にあるかを
知るためにテストされる。

イエスの場合は、ガーベツジビツトがセットされ、イン
ストラクションは終る。ガ−べッジビツトが“１”でな
い場合、それは段階ＳＩＩとＳ１２を使用してセットさ
れガーベッジコレクタプロセスに、セグメントがガーベ
ッジされ集められてはならないことを指示しなければな
らない。段階ＳＩ ＩＬＸェントリィ読みこの段階では
、リミットアドレスェントリイが、ゲートＧ１４を開き
ＳＩＨＣＳ導線を“読取および保持”の状態にセットす
ることで再び読まれる。

これより、ＳＣＴが存在するストアモジュールがロック
されて段階ＳＩ１とＳＩ２が確実に行われる。読取操作
が完了した場合、受信リミットアドレス語はゲートＧ２
とＧ３を通ってＯＰＲＥＧに送られる。段階Ｓ１２−Ｇ
Ｂ＝１にセット；書いて記憶この場合、マイクロプログ
ラム装置〆ＰＲＯＧはゲートＧ４を調節してＯＰＲＥＧ
の内容を算術装置に加え算術装置制御信号ＡＵムＳを調
節するのでＭＩＬＬに加えられた語の中で最有効のビッ
ト（すなわちガーベツジビツト）が１にセットされる。

改訂されたりミット語は今ゲートＧＩＩを越してＳＤＩ
ＲＥＧに加えられ、次にゲートＧ４を渡って、ストア上
の読取および保持操作を終了させる書込み操作命令と共
にストアに加えられる。今第３図とガーベッジ集合プロ
セスに戻ると判明するように、段階Ｂ２はそのガーベッ
ジビットを“１”の状態にセットされた少くとも一つの
ケイパビリティブロツク（すなわちルートノード）で終
っている。

他のロードケイパビリテイ操作は更に他の稼動プロセス
により行われていよう。Ｂ３−ライブストア；＝不正：
次のェントリイ＝２；前記のガーベッジ集合プロセスは
、運転のスケジュールに乗ると、ストアされた“族”と
呼ばれたライブストアと次のェントリイカウンタセグメ
ントを割付けられる。

従ってこの段階は、（ｉ）ライブストア旗を保持するス
トア語が不正表示（すなわち零）にセットされるように
する“ストアデータ”ィンストラクションと、（ｉｉ）
“次のェントリイ”セグメントが１伍隼の２でロードさ
れるようにする“ロードデータ”ィンストラクションを
含む。この後者の操作により、次のェントリィセグメン
ト内の値はＳＣＴェントリイの最初のものの１」ミット
語をさめるようにする。Ｂ４一ＮＥ読み；ＧＢ＝０？Ｖ
Ｂ＝１？；この段階ではシステムケイパビリテイテーフ
ルにおける次のェントリィのリミット語が読まれｔその
語のガーベッジビツト（ＧＢ）とビジテツドビツト（Ｖ
Ｂ）がテストされる。

ェントリイがガーベッジビット（ＧＢ）が“１”である
場合、それは、ガ−べッジ集合プロセスが最後に行われ
るので（すなわちＳＣＴェントリィは“ライブストア”
セグメントに関係する）そのセグメントのためのセグメ
ント・表示装置がケィパビリティレジスタにロードされ
ていることを示している。ガーベッジビツトがセットさ
れない場合、セグメントはガーベッジになることもある
が、然し別のテストを行なって、そのセグメントがそれ
自体ケイパビリティブロックであるかどうかを知らなけ
れば−１ならない。

従って、ェントリィのビジテッドビツト（ＶＢ）がテス
トされ、このビットがセットされる場合、それはガ−べ
ッジ集合プロセスの現在の稼動やこのセグメントを以前
訪ねた（すなわちテストした）ことがあることを示す。
ＶＢ＝０の場合、それはこのェントリイ（もしあれば）
により指摘されたセグメントはすべてＳＣＴに下って動
く前にガーベツジビツトによりセットされなければなら
ないことを示す。これらの操作は段階Ｂ５で行われる。
Ｂ５−ＶＢ；＝１、等 この段階でＶＢは１にセットされ、ブロックがケイパビ
リテイポインタテーフルフロツクである場合、ケイパビ
リテイポインタブロツクのェントリィが指摘するセグメ
ントのガーベツジビットはすべて“ロードケイパビリテ
イレジスタ”のインストラクションのシークェソスを行
うことでセットされ、各ィンストラクションは、ケィパ
ビリテイポインタブロックからの別のポインタを含んで
いる。

注意すべき点はブロックの型（すなわちポィンタテーフ
ル、データまたは読みのみのプログラム）がＳＣＴェン
トリィのハッチを入れた部分におけるコーディングでき
められることである。ケイパビリティポインタテーフル
フロツク内容全体がマークされている場合、“ライブス
トア”旗は“真”の状態にセットされる。Ｂ６−ＳＣＴ
ェントリイサイズによるＮＥを含む。

ＮＥ＞ＳＣＴサイズ？ガーベッジ集合プロセスのこの段
階において、次のェントリィセグメント内容は“ＳＣＴ
ェントリィサィズ一定値”セグメント内に保持された値
により増され、（すなわちＮＥは１坊隼の３だけ増され
、ＳＣＴェントリィには三語ある）、増された内容はＳ
ＣＴ内の語数と比較される。

ＮＥくＳＣＴサイズの場合、ＳＣＴ全体が走査されてお
り、ＮＥ＜ＳＣＴの場合、Ｂ４，Ｂ５およびＢ６を包含
するループが通過されＧＢ＝１とＶＢ＝０をもつ各ＳＣ
Ｔェントリィが求められる。Ｂ７ライブＳＴつ この段階では“ライブストア”フラグの状態がフラグを
保持するセグメントを読むことで尋問される。

ライブストアフラグが真である場合、段階Ｂ３はリェン
タされアルゴリズムが線形でＳＣＴを反復走査し現在の
稼動中にガーベッジ集合プロセスにより訪ねられなかっ
たライブェントリィを探すようになる。ＳＣＴの走査全
体がライブヱントリィを発見できないか、ライブェント
リィがすべて訪問されている場合、段階７は“ＮＯ”線
上で段階Ｂ８に出て行く。Ｂ８−ＳＣＴ再走査ＧＢ＝０
ェントリイをすべて解放この段階においてガーベツジ集
合プロセスはガーベッジビットを“０”状態にもつェン
トリィをすべて“自由”にするが、それは上記のガーベ
ッジ集合プロセス以釆、上記セグメントがそれらの表示
装置をケィパビリティレジス外こロードしていなかった
からである。

セグメント区域（ベースおよびリミットアドレス）の代
表的なものはストア区域自由ファイルに書込まれ、解放
されるＳＣＴェントリィに関係するポィンタはＳＣＴェ
ントリィ自由リストに書込まれる。然しビジテツドビッ
トを使用するとガーベッジ集合プロセスは能動ポィンタ
テーブルがすべて探されて了うまでは一切のＳＣＴェン
トリイを解放しない。

従ってセグメントが現在使用されていない（すなわち、
表示装置がケィパビリティレジス夕にロードされていな
い）場合でも、そのセグメントが能動ケィパビリティポ
ィンタテーブルにより指摘される場合は、ガーベッジ集
合プロセスは“使用済”セグメント（または指摘済セグ
メント）のガーベッジビツトをセット状態に強制する。
ライブストアフラグはビジテツドビットと関連して使用
され、このフラグは、ライブ（ＧＢ＝１）ケィパビリテ
ィポィンタセグメントで訪ねられなかったものが発見さ
れる度裏に“セット”される（すなわち真とされる）。

従って、ガーベッジ集合走査が完了し、ライブストアが
リセットされたことが判明（すなわち真ではない）する
場合、ライブケイパビリテイポインタセグメントはすべ
て訪ねられたのに違いはなく（すなわちライブケィパビ
リテイポィンタセグメントにより“指摘”されたセグメ
ントはすべてそれらのガーベツジビットを１にセットさ
れている）、従ってＧＢ＝０をもつスロットはすべて正
真のガーベッジに違いはない。上記説明は一実施例だけ
についてのものであり、この発明を制限するつもりのも
のではない。

代替装置は公知の通り考えられよう。例えば、アルゴリ
ズムは実際には、背景の監督者のプロセスとして、周期
的に行われるけれども、連続的なプロセスとして説明さ
れている。この明細書で説明したプロセッサモジュール
は代表例に過ぎず、明らかに他のプロセッサモジュール
で同じフアシリティをもつものも採用されよう。また“
ライブストア”族はソフトウェアセグメントであるよう
に説明されたが、公知の通り離散式電子工学的トッグル
が使用され同じ機能を行うだろう。更にこの特別実施例
ではＳＣＴが既に存在しており、予備の容量がガーベッ
ジ（ＧＢ）とビジテツド（ＶＢ）表示器ビットに使用さ
れているが、各ストアセグメント毎に一つの離散ェント
リィをもつ特別なテーブルが設けられ、そこに上記の二
つの表示器ビットが保持されるようになろう。

【図面の簡単な説明】

第１図はこの発明の実施例と共に使用されるのに適した
代表的モジュラマルチプロセツサシステムの概略ブロッ
ク図。 第２図はこの発明の実施例に関係するプ。セッサが行う
操作に包含される、あるシステムとプロセステーブルの
概略形式図。第３図はこの発明の実施例によるガ−べッ
ジコレクタアルゴリズムのフローダイアグラム。第４ａ
図および第４ｂ図は、第４ｂ図を右側に並べて置いた場
合、この発明の実施例と共に使用されるのに通したプロ
セッサモジュールのブロック図。第５図は第４ａ図のプ
ロセッサモジュールのアキュムレータスタックのレイア
ウト図。第６図は第４ａ図および第４ｂ図のプロセッサ
モジュールのケイパビリテイレジスタスタツクのレイア
ウト図。第７図は“ロードケィパビリティレジスタ”ィ
ンストラクションのフローダイアグラム。第８図は‘‘
ロードケイパビリテイレジスタ”インストラクションを
実施する場合に行われる操作の概略図を示す。ＳＭＩ〜
ＳＭ４・・・・・・記憶モジュール、ＣＰＵＡ，ＣＰＵ
Ｅ，ＣＰＵＣ．・・．・・プロセッサモジュール、ＰＵ
１，ＰＵ２，ＰＵＡ〜ＰＵＮ・・・・・・周辺装置、Ｉ
ＣＭ・・…・インターコネクション媒体、Ｍ旧Ｍ……主
メモリ、Ｓ・・・・・・ストア、ＲＣＰ・・・・・・予
備ケィパビリテイポインタ、Ｐ……エントリイ、ＩＲ…
…インストラクシヨンレジスタ、ＡＣＣＳＴＫ・・．・
・・アキユムレータ／ワーキングレジスタのレジスタス
タツク、ＲＥＳＲＥ○・・・・・・結果レジスタ、ＯＰ
ＲＥＧ・・・・・オペランドレジスタ、ｒＰＲＣＧ・・
・・．・マイクロプログラムコントロール装置、ＭＩＬ
Ｌ……算術装置、ＣＯＭＰ…・・・比較器、ＳＤＩＲＥ
Ｇ・・・・・・メモリデータ・入力レジスタ、ＢＡＳＥ
ＳＴＫとＴＣ／ＬＭＴＳＴＫ・・・・・・一対のメモリ
保護（ケィパビリテイ）レジスタスタック、ＰＩＲ，Ｓ
ＩＲ，ＦＩＲ・・・…一組の機械表示器（それぞれ一次
、二次および故障の）、ＳＥＬＡ，ＳＥＬＢ，ＳＥＬＬ
・・・・・・ライン選択回路、ＳＯＨ，ＳＩＨ．・・．
・・ストアハイウエイ、ＳＯＨＣＳ，ＳＩＨＣＳ・・・
・・・制御信号ハイウェイ、ＳＯＨＣＳ，ＳＩＨＣＳ…
・・・制御信号ハイウェイ、ＳＣＴ・・…・システムケ
イパピリテイテーフル。 第２図第５図 第６図 図 縦 第３図 第４図 ○ 第４図 ｂ 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 １ 少なくともセグメント内に情報を保持するためのメ
   モリと複数の処理ユニツトとを含むデータ処理システム
   内のメモリスペースの割付及び解除を制御する方法であ
   って、 各々のセグメントはデータ、プログラムコード
   あるいはセグメントのリストを含み、各々の処理ユニツ
   トはセグメントのメモリ内のベースアドレス・リミツト
   アドレスを表示するセグメントの表示情報のストアを整
   える複数のケイパビリテイレジスタを含み、各々の処理
   ユニツトは別にケイパビリテイレジスタをロードする手
   段を含み、システム内の各セグメントのためのエントリ
   イを有するシステムケイパビリテイテーブルを含むセグ
   メント情報として定義されたエントリイをアドレスする
   第１手段と、各エントリイは第１表示器ビツト及び第２
   表示器ビツトに対応するセグメントのベースアドレス・
   リミツトアドレスを定義する情報を含み、ロードされた
   ケイパビリテイレジスタへ第１手段によってアドレスさ
   れ定義されたエントリイからベースアドレス・リミツト
   アドレスの情報を読び出す第２手段と、第１手段によっ
   てアドレスされ定義されたエントリイ内に第１表示器及
   び第２表示器をセツトする第３手段と、セグメントを長
   くない時間で検出するためのオペレーシヨンステツプの
   シーケンスを定期的に実行されるように配置されたデー
   タシステム内の処理ユニツトの一つで第１表示器及び第
   ２表示器の状態をテストする第４手段と、を含み 前記
   シーケンスは、 前記第３手段によってすべてのシステムケイパビリテ
   イテーブルエントリイの第１表示器と第２表示器とが第
   ２状態にセツトされる第１ステツプと、 第２手段及び
   前記第４手段によって第１表示器がテストされた状態及
   び第１表示器が第１状態にある場合で同じステータス語
   である第２表示器が第２状態にある場合に、シーケンス
   内の各々のシステムケイパビリテイテーブルエントリイ
   を読び出す第２ステツプと、 第２ステツプで第２状態
   にあるべき第４手段で発見された各々の第２表示器が第
   ３手段によって第１状態にセツトされるようにし、ステ
   ータス語の読みがセグメントのリストを記憶するセグメ
   ントに関するものである場合に前記セグメントのステー
   タス語の第１表示器が第１状態にセツトされる第３ステ
   ツプと、 システムケイパビリテイテーブルのすべての
   エントリイが第２ステツプで処理された場合、第４手段
   によって各々のシステムケイパビリテイテーブルエント
   リイがテストされ、第１表示器が第２状態としてセグメ
   ントを解放に適するように表示する第４ステツプと、を
   含むようなことを特徴とするデータ処理システム。 ２ 特許請求の範囲第１項の記載において、前記アドレ
   スのための第１手段は、第３表示器と、第２ステツプの
   実行中にセグメントの記憶がセグメントのリストに出合
   うときに、第３表示器を第１状態にセツトする次のステ
   ツプを含む処理ユニツトの１つによって実行されたオペ
   レーシヨンステツプのシーケンスとしての第２ステツプ
   とを含むデータ処理システム。 ３ 特許請求の範囲第２項の記載において、第２ステツ
   プの実行中に第３表示器は第２状態にセツトされ、第３
   ステツプのオペレーシヨンの表示は第３表示器が第１状
   態にセツトするセグメントの第１表示器のセグメントの
   すべてのセグメント記憶リストに出合うときに実行され
   るデータ処理システム。 ４ 少なくともセグメント内に情報を保持するためのメ
   モリと複数の処理ユニツトとを含むデータ処理システム
   内のメモリスペースの割付及び解除を制御する装置であ
   って、 各々のセグメントはデータ、プログラムコード
   あるいはセグメントのリストを含み、各々の処理ユニツ
   トはセグメントのメモリ内のベースアドレス・リミツト
   アドレスを表示するセグメントの表示情報のストアを整
   える複数のケイパビリテイレジスタを含み、 セグメン
   トを長くない時間で検出するためのオペレーシヨンステ
   ツプのシーケンスを定期的に実行されるように配置され
   たデータシステム内の処理ユニツトの一つであって、
   前記装置は、 各々の処理ユニツトは別にケイパビリテイレジスタを
   ロードする手段を含み、システム内の各セグメントのた
   めのエントリイを有するシステムケイパビリテイテーブ
   ルを含むセグメント情報として定義されたエントリイを
   アドレスする第１手段と、 各エントリイは第１表示器
   ビツト及び第２表示器ビツトに対応するセグメントのベ
   ースアドレス・リミツトアドレスを定義する情報を含み
   、ロードされたケイパビリテイレジスタへ第１手段によ
   ってアドレスされた定義されたエントリイからベースア
   ドレス・リミツトアドレスの情報を読び出す第２手段と
   、 第１手段によってアドレスされた定義されたエント
   リイ内に第１表示器を第１状態にセツトする第３手段と
   、 システムケイパビリテイテーブルエントリイの第１
   表示器及び第２表示器を第２状態にセツトする第４手段
   と、 シーケンス内の各マスタケイパビリテイテーブル
   エントリイを読び出す第５手段と、 第１表示器が第１
   状態にある場合で同じステータス語である第２表示器が
   第６手段でテストされ、第２表示器が第２状態である場
   合にイネブル信号が第６手段で発見された各第２状態を
   第１状態にセツトするための第７手段に供給され、マス
   タケイパビリテイステータスエントリイの読みがセグメ
   ントのリストを記憶するセグメントに関する場合に前記
   セグメントのステータス語の各々を第１状態にセツトさ
   れ、第５手段に読み出された各エントリイの第１表示器
   の状態をテストする第６手段と、 マスタケイパビリテ
   イテーブルのすべてのエントリイが第２ステツプで処理
   された場合にのみ、第５手段、第６手段、第７手段によ
   って各システムケイパビリテイテーブルエントリイがテ
   ストされ、第１表示器が第２状態としてセグメントを解
   放に適するように表示する第８手段と、を有することを
   特徴とするデータ処理装置。 ５ 特許請求の範囲第４項の記載において、前記第３表
   示器のアドレスの第１手段は、第５手段と共同して前記
   第９手段によってセグメントがセグメント記憶リストと
   出合うごとに第３表示器を第１状態にセツトすることを
   含むアドレスの第１手段であるデータ処理装置。 ６ 特許請求の範囲第４項の記載において、前記第９ス
   テツプの実行中に第３表示器は第２状態にセツトされ、
   セグメントのすべてのセグメント記憶リストがこれらの
   セグメントの第１表示器を第１状態にセツトする第３表
   示器が第２状態である場合にのみ前記第８手段に信号が
   供給されるデータ処理装置。