JPS6062236A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS6062236A JPS6062236A JP58169188A JP16918883A JPS6062236A JP S6062236 A JPS6062236 A JP S6062236A JP 58169188 A JP58169188 A JP 58169188A JP 16918883 A JP16918883 A JP 16918883A JP S6062236 A JPS6062236 A JP S6062236A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- transistor
- source
- gate
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術、分野]
本発明は入力回路技術、特に、CMO3を用いた入力回
路に適用して効果のある技術に関するものである。
路に適用して効果のある技術に関するものである。
[背景技術]
半導体集積回路装置を用いて入力回路を構成する場合、
外部より印加される入力信号を受けるため一対のPチャ
ンネルMO3)ランジスタおよびNチャンネルMOSト
ランジスタよりなるCMO8型O8バータを形成するこ
とが考えられる。
外部より印加される入力信号を受けるため一対のPチャ
ンネルMO3)ランジスタおよびNチャンネルMOSト
ランジスタよりなるCMO8型O8バータを形成するこ
とが考えられる。
ところが、このようなCMOSインバータよりなる入力
回路においては、入力信号のトランジェント状態で両M
O3I−ランジスタが同時にONするため、トランジェ
ント時に貫通電流が発生するという問題があることが本
発明者によって解明された。
回路においては、入力信号のトランジェント状態で両M
O3I−ランジスタが同時にONするため、トランジェ
ント時に貫通電流が発生するという問題があることが本
発明者によって解明された。
[発明の目的コ
本発明の目的は、貫通電流の発生を低減できる入力回路
技術を提供することにある。
技術を提供することにある。
本発明の他の目的は、スイッチング速度を大きくし、良
好な出力レベルを得ることのできる入力回路技術を提供
することにある。
好な出力レベルを得ることのできる入力回路技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
[発明の概要]
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、入力回路を構成するPチャンネルMO3)ラ
ンジスクのソース側にNチャンネルMO3l・ランジス
タを接続し、該ソースを電源電位に直接接続することを
避けることにより、貫通電流の発生を防止できる。
ンジスクのソース側にNチャンネルMO3l・ランジス
タを接続し、該ソースを電源電位に直接接続することを
避けることにより、貫通電流の発生を防止できる。
また、前記NチャンネルMOSトランジスタのゲート側
に別のNチャンネルMO3I−ランジスクおよびブース
トアップ用の容量手段を接続することにより、貫通電流
の発生防止に加えて、スイ。
に別のNチャンネルMO3I−ランジスクおよびブース
トアップ用の容量手段を接続することにより、貫通電流
の発生防止に加えて、スイ。
チング速度を大きくし、また良好な出力レベルを得るこ
とができる。
とができる。
[実施例1]
第1図は本発明による入力回路の一実施例を示す回路図
である。
である。
この実施例における入力回路はいわゆるCMOSインバ
ータ回路の構造を有するものであり、一対の第1のNチ
ャンネルMO3+・ランジスタQ1とPチャンネルMO
3+−ランジスクQ2とでCMOSインバータを構成す
る。MO3+−ランジスタQ1とQ2のそれぞれのゲー
トは入力側のTTL回路1に接続されている。また、M
O3I−ランジスタQ1と02のそれぞれのドレインは
出力Voutに接続されている。
ータ回路の構造を有するものであり、一対の第1のNチ
ャンネルMO3+・ランジスタQ1とPチャンネルMO
3+−ランジスクQ2とでCMOSインバータを構成す
る。MO3+−ランジスタQ1とQ2のそれぞれのゲー
トは入力側のTTL回路1に接続されている。また、M
O3I−ランジスタQ1と02のそれぞれのドレインは
出力Voutに接続されている。
前記PチャンネルMO3)ランジスタQ2のソースは第
2のNチャンネルMO3)ランジスタQ3のソースに接
続されている。第2のNチャンネルMO3)ランジスタ
Q3のドレインとゲートは電源電圧Vccに接続されて
いる。
2のNチャンネルMO3)ランジスタQ3のソースに接
続されている。第2のNチャンネルMO3)ランジスタ
Q3のドレインとゲートは電源電圧Vccに接続されて
いる。
したがって、本実施例では、PチャンネルMOSトラン
ジスクQ2のソース側は直接Vccレヘレベならず、第
2のNチャンネルMO5+・ランジスタQ3の負荷によ
り該PチャンネルMO3I−ランジスタQ2のソース電
圧をVcc−Vtl+のレベルまで低下させることがで
きる。なお、ここでvthは、MO3+−ランジスタQ
3のしきい値電圧を表す。
ジスクQ2のソース側は直接Vccレヘレベならず、第
2のNチャンネルMO5+・ランジスタQ3の負荷によ
り該PチャンネルMO3I−ランジスタQ2のソース電
圧をVcc−Vtl+のレベルまで低下させることがで
きる。なお、ここでvthは、MO3+−ランジスタQ
3のしきい値電圧を表す。
その結果、TTL回路1のレベルとCMOSインバータ
のPチャンネルMO3I−ランジスタQ2のソース電圧
のレベルとの差が小さくなるので、CMOSインバータ
に貫通電流が発生ずることを抑制することが可能となる
。
のPチャンネルMO3I−ランジスタQ2のソース電圧
のレベルとの差が小さくなるので、CMOSインバータ
に貫通電流が発生ずることを抑制することが可能となる
。
[実施例2]
第2図は本発明による入力回路の他の実施例を示す回路
図である。
図である。
この実施例2は第1図の実施例1における第2のNチャ
ンネルMO3+−ランジスクQ2のゲート側に第3のN
チャンネルMO5I−ランジスタQ4を負荷として接続
し、この第3のNチャンネルMOSトランジスタQ4の
ゲートとドレインを電源電圧Vccに接続したものであ
る。また、実施例2では、CMOSインバータの出力レ
ベルによってノードN1のレベルを昇圧するためのブー
ストアップ用容量cBを設けてい谷、。
ンネルMO3+−ランジスクQ2のゲート側に第3のN
チャンネルMO5I−ランジスタQ4を負荷として接続
し、この第3のNチャンネルMOSトランジスタQ4の
ゲートとドレインを電源電圧Vccに接続したものであ
る。また、実施例2では、CMOSインバータの出力レ
ベルによってノードN1のレベルを昇圧するためのブー
ストアップ用容量cBを設けてい谷、。
、ピ
本実施例2の場合、初期条件としてTTLレベルが゛旧
gh“状態であるものと仮定する。その場合、ノードN
1はVcc−Vth(Q4のしきい値電圧)、ノードN
3はN1−Vth (Qa )のレベルとなる。
gh“状態であるものと仮定する。その場合、ノードN
1はVcc−Vth(Q4のしきい値電圧)、ノードN
3はN1−Vth (Qa )のレベルとなる。
したがって、Vth (Q4 ) 、Qth (Q3
)を適当に制御することにより、PチャンネルMOSト
ランジスタQ2のソースレベル(ノードN3のレベル)
について Vin Vth (Q2 ) >N3 (ただし、PチャンネルMO3I−ランジスタQ2はカ
ットオフ条件) を満足させることができる。
)を適当に制御することにより、PチャンネルMOSト
ランジスタQ2のソースレベル(ノードN3のレベル)
について Vin Vth (Q2 ) >N3 (ただし、PチャンネルMO3I−ランジスタQ2はカ
ットオフ条件) を満足させることができる。
したがって、CMOSインバータにおける貫通電流の発
生をほぼなくすことができる。
生をほぼなくすことができる。
一方、TTL回路1からの入力レヘJしがLow“にな
った場合、第1のNチ4・ンネJl/MO3)ランンス
タQ1が0FFL、PチャンネルMO3+−ランジスタ
Q2がONL、出力Voutに゛Iligh〜レヘルを
出力レベめる。その初期には、ノードN3のレベルはV
cc−Vth (Q4 ) −Vth (Q3 )とな
っているが、Voutのレベルが段々高くなって行くと
、容量cBによってノードN1のレベルが昇圧され、V
cc以上のレベルとなる。その結果、第2のNチャン
ネルMOSトランジスタQ3が非飽和動作に移行し、ノ
ードN3はV ccレベルGこ達し、出力voutはV
ccレヘレベなる。
った場合、第1のNチ4・ンネJl/MO3)ランンス
タQ1が0FFL、PチャンネルMO3+−ランジスタ
Q2がONL、出力Voutに゛Iligh〜レヘルを
出力レベめる。その初期には、ノードN3のレベルはV
cc−Vth (Q4 ) −Vth (Q3 )とな
っているが、Voutのレベルが段々高くなって行くと
、容量cBによってノードN1のレベルが昇圧され、V
cc以上のレベルとなる。その結果、第2のNチャン
ネルMOSトランジスタQ3が非飽和動作に移行し、ノ
ードN3はV ccレベルGこ達し、出力voutはV
ccレヘレベなる。
したがって、本実施例2によれば、CMOSインバータ
の貫通電流の低減に加えて、スイッチング速度の高速化
、出力レベルの増大化をも達成1−ることかできる。
の貫通電流の低減に加えて、スイッチング速度の高速化
、出力レベルの増大化をも達成1−ることかできる。
[効果]
(1)、CMOSインパークを構成するPチャンネジし
Mo3)ランジスタのソースに第2のNチャンネルMo
3)ランジスタを接続したことにより、貫通電流の発生
を低減させることができる。
Mo3)ランジスタのソースに第2のNチャンネルMo
3)ランジスタを接続したことにより、貫通電流の発生
を低減させることができる。
(2)、第2のNチャンネルM6Sl−ランジスタのゲ
ート側に第3のNチャンネルMo3+−ランジスタおよ
び容量手段を接続することにより、貫通電流の低減に加
えて、スイッチング速度の高速化、出力レベルの増大化
を図ることができる。
ート側に第3のNチャンネルMo3+−ランジスタおよ
び容量手段を接続することにより、貫通電流の低減に加
えて、スイッチング速度の高速化、出力レベルの増大化
を図ることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
[利用分野]
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるCMOS型IC,L
SIを用いたRAM、ROM等に適用した場合について
説明したが、それに限定されるものではなく、たとえば
、一般のCMO3回路にも適用できる。
をその背景となった利用分野であるCMOS型IC,L
SIを用いたRAM、ROM等に適用した場合について
説明したが、それに限定されるものではなく、たとえば
、一般のCMO3回路にも適用できる。
第1図は本発明の実施例1である入力回路を示す回路図
、 第2図は本発明の実施例2である入力回路を示す回路図
である。 Ql ・・・第1のNチャンネルMo3)ランジスタ、
Q2 ・・・PチャンネルMos+−ランジスタ、Q3
・・・第2のNチャンネルMos+・ランジスタ、Q
4 ・・・第3のNチャンネルMo3+−ランジスタ、
N1 、 N2 、 N3 ・・・ノード。 第 1 図
、 第2図は本発明の実施例2である入力回路を示す回路図
である。 Ql ・・・第1のNチャンネルMo3)ランジスタ、
Q2 ・・・PチャンネルMos+−ランジスタ、Q3
・・・第2のNチャンネルMos+・ランジスタ、Q
4 ・・・第3のNチャンネルMo3+−ランジスタ、
N1 、 N2 、 N3 ・・・ノード。 第 1 図
Claims (1)
- 【特許請求の範囲】 1、それぞれのゲートを入力側に接続されかつそれぞれ
のドレインを出力側に接続されたPチャンネルMOSト
ランジスタおよび第1のNチャンネルMO3+・ランジ
スタを備え、前記PチャンネルMO3)ランジスタのソ
ースに第2のN−Fl−t=ンネルMO5I−ランジス
タのソースを接続し、この第2のNチャンネルMO3I
−ランジスタのドレインとゲートを電源電位に接続して
なることを特徴とする入力回路。 2、それぞれのゲートを入力端に接続されかつそれぞれ
のトレインを出力側に接続されたPチャンネルMOSト
ランジスタおよび第1のNチャンネルMO3)ランジス
タを備え、前記PチャンネノlノMO3)ランンスタの
ソースに第2のNチャンネルMOSトランジスタのソー
スを接続し、前記第2のNチャンネルMO3)ランジス
タのゲートに第3のNチャンネルMO3)ランジスタの
ソースおよび容量手段を接続し、前記第2のNチャンネ
ルMO5I−ランジスタのドレインと前記第3のNチャ
ンネルMO3)ランジスタのドレインとゲートとを電源
電位に接続してなることを特徴とする入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58169188A JPS6062236A (ja) | 1983-09-16 | 1983-09-16 | 入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58169188A JPS6062236A (ja) | 1983-09-16 | 1983-09-16 | 入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6062236A true JPS6062236A (ja) | 1985-04-10 |
Family
ID=15881858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58169188A Pending JPS6062236A (ja) | 1983-09-16 | 1983-09-16 | 入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6062236A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62125713A (ja) * | 1985-11-26 | 1987-06-08 | Toshiba Corp | 半導体集積回路 |
-
1983
- 1983-09-16 JP JP58169188A patent/JPS6062236A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62125713A (ja) * | 1985-11-26 | 1987-06-08 | Toshiba Corp | 半導体集積回路 |
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