JPS6062236A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS6062236A JPS6062236A JP58169188A JP16918883A JPS6062236A JP S6062236 A JPS6062236 A JP S6062236A JP 58169188 A JP58169188 A JP 58169188A JP 16918883 A JP16918883 A JP 16918883A JP S6062236 A JPS6062236 A JP S6062236A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- transistor
- source
- gate
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術、分野］
本発明は入力回路技術、特に、ＣＭＯ３を用いた入力回
路に適用して効果のある技術に関するものである。
路に適用して効果のある技術に関するものである。
［背景技術］
半導体集積回路装置を用いて入力回路を構成する場合、
外部より印加される入力信号を受けるため一対のＰチャ
ンネルＭＯ３）ランジスタおよびＮチャンネルＭＯＳト
ランジスタよりなるＣＭＯ８型Ｏ８バータを形成するこ
とが考えられる。
外部より印加される入力信号を受けるため一対のＰチャ
ンネルＭＯ３）ランジスタおよびＮチャンネルＭＯＳト
ランジスタよりなるＣＭＯ８型Ｏ８バータを形成するこ
とが考えられる。
ところが、このようなＣＭＯＳインバータよりなる入力
回路においては、入力信号のトランジェント状態で両Ｍ
Ｏ３Ｉ−ランジスタが同時にＯＮするため、トランジェ
ント時に貫通電流が発生するという問題があることが本
発明者によって解明された。
回路においては、入力信号のトランジェント状態で両Ｍ
Ｏ３Ｉ−ランジスタが同時にＯＮするため、トランジェ
ント時に貫通電流が発生するという問題があることが本
発明者によって解明された。
［発明の目的コ
本発明の目的は、貫通電流の発生を低減できる入力回路
技術を提供することにある。
技術を提供することにある。
本発明の他の目的は、スイッチング速度を大きくし、良
好な出力レベルを得ることのできる入力回路技術を提供
することにある。
好な出力レベルを得ることのできる入力回路技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、入力回路を構成するＰチャンネルＭＯ３）ラ
ンジスクのソース側にＮチャンネルＭＯ３ｌ・ランジス
タを接続し、該ソースを電源電位に直接接続することを
避けることにより、貫通電流の発生を防止できる。
ンジスクのソース側にＮチャンネルＭＯ３ｌ・ランジス
タを接続し、該ソースを電源電位に直接接続することを
避けることにより、貫通電流の発生を防止できる。
また、前記ＮチャンネルＭＯＳトランジスタのゲート側
に別のＮチャンネルＭＯ３Ｉ−ランジスクおよびブース
トアップ用の容量手段を接続することにより、貫通電流
の発生防止に加えて、スイ。
に別のＮチャンネルＭＯ３Ｉ−ランジスクおよびブース
トアップ用の容量手段を接続することにより、貫通電流
の発生防止に加えて、スイ。
チング速度を大きくし、また良好な出力レベルを得るこ
とができる。
とができる。
［実施例１］
第１図は本発明による入力回路の一実施例を示す回路図
である。
である。
この実施例における入力回路はいわゆるＣＭＯＳインバ
ータ回路の構造を有するものであり、一対の第１のＮチ
ャンネルＭＯ３＋・ランジスタＱ１とＰチャンネルＭＯ
３＋−ランジスクＱ２とでＣＭＯＳインバータを構成す
る。ＭＯ３＋−ランジスタＱ１とＱ２のそれぞれのゲー
トは入力側のＴＴＬ回路１に接続されている。また、Ｍ
Ｏ３Ｉ−ランジスタＱ１と０２のそれぞれのドレインは
出力Ｖｏｕｔに接続されている。
ータ回路の構造を有するものであり、一対の第１のＮチ
ャンネルＭＯ３＋・ランジスタＱ１とＰチャンネルＭＯ
３＋−ランジスクＱ２とでＣＭＯＳインバータを構成す
る。ＭＯ３＋−ランジスタＱ１とＱ２のそれぞれのゲー
トは入力側のＴＴＬ回路１に接続されている。また、Ｍ
Ｏ３Ｉ−ランジスタＱ１と０２のそれぞれのドレインは
出力Ｖｏｕｔに接続されている。
前記ＰチャンネルＭＯ３）ランジスタＱ２のソースは第
２のＮチャンネルＭＯ３）ランジスタＱ３のソースに接
続されている。第２のＮチャンネルＭＯ３）ランジスタ
Ｑ３のドレインとゲートは電源電圧Ｖｃｃに接続されて
いる。
２のＮチャンネルＭＯ３）ランジスタＱ３のソースに接
続されている。第２のＮチャンネルＭＯ３）ランジスタ
Ｑ３のドレインとゲートは電源電圧Ｖｃｃに接続されて
いる。
したがって、本実施例では、ＰチャンネルＭＯＳトラン
ジスクＱ２のソース側は直接Ｖｃｃレヘレベならず、第
２のＮチャンネルＭＯ５＋・ランジスタＱ３の負荷によ
り該ＰチャンネルＭＯ３Ｉ−ランジスタＱ２のソース電
圧をＶｃｃ−Ｖｔｌ＋のレベルまで低下させることがで
きる。なお、ここでｖｔｈは、ＭＯ３＋−ランジスタＱ
３のしきい値電圧を表す。
ジスクＱ２のソース側は直接Ｖｃｃレヘレベならず、第
２のＮチャンネルＭＯ５＋・ランジスタＱ３の負荷によ
り該ＰチャンネルＭＯ３Ｉ−ランジスタＱ２のソース電
圧をＶｃｃ−Ｖｔｌ＋のレベルまで低下させることがで
きる。なお、ここでｖｔｈは、ＭＯ３＋−ランジスタＱ
３のしきい値電圧を表す。
その結果、ＴＴＬ回路１のレベルとＣＭＯＳインバータ
のＰチャンネルＭＯ３Ｉ−ランジスタＱ２のソース電圧
のレベルとの差が小さくなるので、ＣＭＯＳインバータ
に貫通電流が発生ずることを抑制することが可能となる
。
のＰチャンネルＭＯ３Ｉ−ランジスタＱ２のソース電圧
のレベルとの差が小さくなるので、ＣＭＯＳインバータ
に貫通電流が発生ずることを抑制することが可能となる
。
［実施例２］
第２図は本発明による入力回路の他の実施例を示す回路
図である。
図である。
この実施例２は第１図の実施例１における第２のＮチャ
ンネルＭＯ３＋−ランジスクＱ２のゲート側に第３のＮ
チャンネルＭＯ５Ｉ−ランジスタＱ４を負荷として接続
し、この第３のＮチャンネルＭＯＳトランジスタＱ４の
ゲートとドレインを電源電圧Ｖｃｃに接続したものであ
る。また、実施例２では、ＣＭＯＳインバータの出力レ
ベルによってノードＮ１のレベルを昇圧するためのブー
ストアップ用容量ｃＢを設けてい谷、。
ンネルＭＯ３＋−ランジスクＱ２のゲート側に第３のＮ
チャンネルＭＯ５Ｉ−ランジスタＱ４を負荷として接続
し、この第３のＮチャンネルＭＯＳトランジスタＱ４の
ゲートとドレインを電源電圧Ｖｃｃに接続したものであ
る。また、実施例２では、ＣＭＯＳインバータの出力レ
ベルによってノードＮ１のレベルを昇圧するためのブー
ストアップ用容量ｃＢを設けてい谷、。
、ピ
本実施例２の場合、初期条件としてＴＴＬレベルが゛旧
ｇｈ“状態であるものと仮定する。その場合、ノードＮ
１はＶｃｃ−Ｖｔｈ（Ｑ４のしきい値電圧）、ノードＮ
３はＮ１−Ｖｔｈ （Ｑａ ）のレベルとなる。
ｇｈ“状態であるものと仮定する。その場合、ノードＮ
１はＶｃｃ−Ｖｔｈ（Ｑ４のしきい値電圧）、ノードＮ
３はＮ１−Ｖｔｈ （Ｑａ ）のレベルとなる。
したがって、Ｖｔｈ （Ｑ４ ） 、Ｑｔｈ （Ｑ３
）を適当に制御することにより、ＰチャンネルＭＯＳト
ランジスタＱ２のソースレベル（ノードＮ３のレベル）
について Ｖｉｎ Ｖｔｈ （Ｑ２ ） ＞Ｎ３ （ただし、ＰチャンネルＭＯ３Ｉ−ランジスタＱ２はカ
ットオフ条件） を満足させることができる。
）を適当に制御することにより、ＰチャンネルＭＯＳト
ランジスタＱ２のソースレベル（ノードＮ３のレベル）
について Ｖｉｎ Ｖｔｈ （Ｑ２ ） ＞Ｎ３ （ただし、ＰチャンネルＭＯ３Ｉ−ランジスタＱ２はカ
ットオフ条件） を満足させることができる。
したがって、ＣＭＯＳインバータにおける貫通電流の発
生をほぼなくすことができる。
生をほぼなくすことができる。
一方、ＴＴＬ回路１からの入力レヘＪしがＬｏｗ“にな
った場合、第１のＮチ４・ンネＪｌ／ＭＯ３）ランンス
タＱ１が０ＦＦＬ、ＰチャンネルＭＯ３＋−ランジスタ
Ｑ２がＯＮＬ、出力Ｖｏｕｔに゛Ｉｌｉｇｈ〜レヘルを
出力レベめる。その初期には、ノードＮ３のレベルはＶ
ｃｃ−Ｖｔｈ （Ｑ４ ） −Ｖｔｈ （Ｑ３ ）とな
っているが、Ｖｏｕｔのレベルが段々高くなって行くと
、容量ｃＢによってノードＮ１のレベルが昇圧され、Ｖ
ｃｃ以上のレベルとなる。その結果、第２のＮチャン
ネルＭＯＳトランジスタＱ３が非飽和動作に移行し、ノ
ードＮ３はＶ ｃｃレベルＧこ達し、出力ｖｏｕｔはＶ
ｃｃレヘレベなる。
った場合、第１のＮチ４・ンネＪｌ／ＭＯ３）ランンス
タＱ１が０ＦＦＬ、ＰチャンネルＭＯ３＋−ランジスタ
Ｑ２がＯＮＬ、出力Ｖｏｕｔに゛Ｉｌｉｇｈ〜レヘルを
出力レベめる。その初期には、ノードＮ３のレベルはＶ
ｃｃ−Ｖｔｈ （Ｑ４ ） −Ｖｔｈ （Ｑ３ ）とな
っているが、Ｖｏｕｔのレベルが段々高くなって行くと
、容量ｃＢによってノードＮ１のレベルが昇圧され、Ｖ
ｃｃ以上のレベルとなる。その結果、第２のＮチャン
ネルＭＯＳトランジスタＱ３が非飽和動作に移行し、ノ
ードＮ３はＶ ｃｃレベルＧこ達し、出力ｖｏｕｔはＶ
ｃｃレヘレベなる。
したがって、本実施例２によれば、ＣＭＯＳインバータ
の貫通電流の低減に加えて、スイッチング速度の高速化
、出力レベルの増大化をも達成１−ることかできる。
の貫通電流の低減に加えて、スイッチング速度の高速化
、出力レベルの増大化をも達成１−ることかできる。
［効果］
（１）、ＣＭＯＳインパークを構成するＰチャンネジし
Ｍｏ３）ランジスタのソースに第２のＮチャンネルＭｏ
３）ランジスタを接続したことにより、貫通電流の発生
を低減させることができる。
Ｍｏ３）ランジスタのソースに第２のＮチャンネルＭｏ
３）ランジスタを接続したことにより、貫通電流の発生
を低減させることができる。
（２）、第２のＮチャンネルＭ６Ｓｌ−ランジスタのゲ
ート側に第３のＮチャンネルＭｏ３＋−ランジスタおよ
び容量手段を接続することにより、貫通電流の低減に加
えて、スイッチング速度の高速化、出力レベルの増大化
を図ることができる。
ート側に第３のＮチャンネルＭｏ３＋−ランジスタおよ
び容量手段を接続することにより、貫通電流の低減に加
えて、スイッチング速度の高速化、出力レベルの増大化
を図ることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳ型ＩＣ，Ｌ
ＳＩを用いたＲＡＭ、ＲＯＭ等に適用した場合について
説明したが、それに限定されるものではなく、たとえば
、一般のＣＭＯ３回路にも適用できる。
をその背景となった利用分野であるＣＭＯＳ型ＩＣ，Ｌ
ＳＩを用いたＲＡＭ、ＲＯＭ等に適用した場合について
説明したが、それに限定されるものではなく、たとえば
、一般のＣＭＯ３回路にも適用できる。
第１図は本発明の実施例１である入力回路を示す回路図
、 第２図は本発明の実施例２である入力回路を示す回路図
である。 Ｑｌ ・・・第１のＮチャンネルＭｏ３）ランジスタ、
Ｑ２ ・・・ＰチャンネルＭｏｓ＋−ランジスタ、Ｑ３
・・・第２のＮチャンネルＭｏｓ＋・ランジスタ、Ｑ
４ ・・・第３のＮチャンネルＭｏ３＋−ランジスタ、
Ｎ１ 、 Ｎ２ 、 Ｎ３ ・・・ノード。 第 １ 図
、 第２図は本発明の実施例２である入力回路を示す回路図
である。 Ｑｌ ・・・第１のＮチャンネルＭｏ３）ランジスタ、
Ｑ２ ・・・ＰチャンネルＭｏｓ＋−ランジスタ、Ｑ３
・・・第２のＮチャンネルＭｏｓ＋・ランジスタ、Ｑ
４ ・・・第３のＮチャンネルＭｏ３＋−ランジスタ、
Ｎ１ 、 Ｎ２ 、 Ｎ３ ・・・ノード。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、それぞれのゲートを入力側に接続されかつそれぞれ
のドレインを出力側に接続されたＰチャンネルＭＯＳト
ランジスタおよび第１のＮチャンネルＭＯ３＋・ランジ
スタを備え、前記ＰチャンネルＭＯ３）ランジスタのソ
ースに第２のＮ−Ｆｌ−ｔ＝ンネルＭＯ５Ｉ−ランジス
タのソースを接続し、この第２のＮチャンネルＭＯ３Ｉ
−ランジスタのドレインとゲートを電源電位に接続して
なることを特徴とする入力回路。 ２、それぞれのゲートを入力端に接続されかつそれぞれ
のトレインを出力側に接続されたＰチャンネルＭＯＳト
ランジスタおよび第１のＮチャンネルＭＯ３）ランジス
タを備え、前記ＰチャンネノｌノＭＯ３）ランンスタの
ソースに第２のＮチャンネルＭＯＳトランジスタのソー
スを接続し、前記第２のＮチャンネルＭＯ３）ランジス
タのゲートに第３のＮチャンネルＭＯ３）ランジスタの
ソースおよび容量手段を接続し、前記第２のＮチャンネ
ルＭＯ５Ｉ−ランジスタのドレインと前記第３のＮチャ
ンネルＭＯ３）ランジスタのドレインとゲートとを電源
電位に接続してなることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169188A JPS6062236A (ja) | 1983-09-16 | 1983-09-16 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169188A JPS6062236A (ja) | 1983-09-16 | 1983-09-16 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062236A true JPS6062236A (ja) | 1985-04-10 |
Family
ID=15881858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169188A Pending JPS6062236A (ja) | 1983-09-16 | 1983-09-16 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62125713A (ja) * | 1985-11-26 | 1987-06-08 | Toshiba Corp | 半導体集積回路 |
-
1983
- 1983-09-16 JP JP58169188A patent/JPS6062236A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62125713A (ja) * | 1985-11-26 | 1987-06-08 | Toshiba Corp | 半導体集積回路 |
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