JPS6061673A - 報時時計 - Google Patents

報時時計

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JPS6061673A
JPS6061673A JP17047183A JP17047183A JPS6061673A JP S6061673 A JPS6061673 A JP S6061673A JP 17047183 A JP17047183 A JP 17047183A JP 17047183 A JP17047183 A JP 17047183A JP S6061673 A JPS6061673 A JP S6061673A
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JP
Japan
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circuit
output
time
hour
signalling
Prior art date
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JP17047183A
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JPS6253073B2 (ja
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Yoshihito Owa
大輪 義仁
Tetsuo Suzuki
哲郎 鈴木
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Seikosha KK
Original Assignee
Seikosha KK
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Publication date
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    • GPHYSICS
    • G04HOROLOGY
    • G04CELECTROMECHANICAL CLOCKS OR WATCHES
    • G04C21/00Producing acoustic time signals by electrical means
    • G04C21/04Indicating the time of the day
    • G04C21/12Indicating the time of the day by electro-acoustic means

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • General Physics & Mathematics (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)
  • Electromechanical Clocks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明に報時時計に関するものである。
例えば円板に告時のコードを表わすパターン電極を形成
し、この電極上を接片を摺動させて時を検出し、このコ
ード出力に基づいて報時を行なうものがある。この報時
時計においては、分針カムによって毎正時に接点を閉じ
、この接点信号によって報時をスタートさせている。と
ころがこの接点信号にはチャタリングが多く含まれ、特
にオフになる際にに徐々に接点が開かれていくため数秒
以上にわたってチャタリングが発生する場合がある。そ
のため時計用集積回路内にチャタリング除去回路を構成
したのでは上記チャタリング全除去し切れず、外部にコ
ンデンサお9よび抵抗を付加してチャタリング除去回路
を構成しなければならない。この場合の欠点とじてはコ
ンデンサおよび抵抗を外付けしなければならないことと
その時足載が大きいため、手動で針回しを早くしたとき
に正時をす早く通過したときに上記接点信号が正時入力
と見做されず報時が行なわれないことがあった。
そこで本発明に外付けのチャタリング除去回路が不要で
、しかもす早く針回しを行なっても正常に報時が行なえ
る報時時計を提供するものである。
以下本発明の一実施例を図面に基づいて説明する。第1
図において、円板DKH同心円状に2列に複数の電極F
iFI、〜gS4 、 Fig、 −Ft、3 を形成
しである。A[時針(図示せず。)に連動して回転する
接片で、移動装置である時計軸BK固庸しである。接片
Aの接点a1は外側の電極上を摺動し、接点a2は内側
の電極上全摺動する。この摺動によって、外側の4種類
の電極用81〜ms4と内側の3種類の電極Fig、〜
EC,との導通がとられ、その組合せに1〜12時の位
置においてそれぞれ異なり、この組合せを識別すること
により時針の表示位置全検出することができるのである
この検出が正時より充分前に行なわれるように、各電極
は正時の位置より延長して形成しである。
この検出を行なって報時を行なう回路構成を示したのが
第2図で、同図においてQは発振および分周回路、PG
、iパルス発生回路で、その出力端子P1〜P3からは
順欠位相のずれた3系統のパルスが生じそれぞれバッフ
ァFl−Fsk介してリード端子0. % c、に供給
されている。リード端子01〜03はそれぞれ第1図の
電極EC6〜EC3に接続したものである。
またリード端子S、〜S4はそnぞれ電極ZS。
〜gs、から引き出したもので、これらからの出力にバ
ッファF4〜F7 k介して出力回路EN。
に供給される。出力LL21*KNsHエンコーダ等か
らなり、パルス発生回路PGXからのパルスおよヒハツ
ファF番〜F?からのパルスによって4ビツトの2進コ
ード出力を生じるものである。この具体的構成について
に後述する。L、 、 L、はラッチ回路、OMi比較
回路で、ラッチ回路LH。
L2の内容が不一致のとき出力が1”になる。
MfdO検出回路で、ラッチ回路り、の出力がOのとき
出力が°′0”になる。Nは報時回路で、ランチ回路L
2の内容に応じた回数だけ報時音全発生する。Kは制御
回路で、ゲート回路G2の出力全僅かに遅延するもので
ある。Fl’)準備回路を構成するフリップフロッグ回
路、GI I Gl *ゲート回路で、ゲート回路G2
の入力端子tKfd分針カムに連動して毎正時に閉成す
るスイッチSからの接点信号が供給されている。
第5図は第2図の出力回路IN1の一例を示し庭もので
、G3〜GxsUゲート回路で、ゲート回路G1う〜G
111の出力から4ビツトのコード出力が生じる。
つぎに動作について説明する。第1図の接片Aが図示の
状態から時針に連動して回転していき約2時15分前に
なると接点al+ a2がそれぞれ電極KS2.KO,
に弾接する。そのため第2図の端子82:C1間が接片
Aによって導通される。
そこでパルス発生回路PG1の端子P、からパルスが発
生すると、これがバッファF1 + Fs e介して出
力回路N、に供給され、このときのバッファF4〜Fフ
の出力aそれぞれ(0100)となる。また端子p、 
* I’sからパルスが発生してもこれら゛はバッファ
F4〜F7には伝達されず、各出力は1”に保持される
。上記各パルスが繰り返し発生し、接片Aが電極Fig
、、EjO,に接している間上記各出力が繰り返し発生
する。この出力によって出力回W&lli N sから
は以下のような出力が生じる。端子P、からのパルスに
第3図のゲート回路()tt −014に供給されると
ともにバラグアF11を介してゲート回路04 + 0
8 r GI! に供給される。そのためゲート回路0
11の出力が1”になり、他のゲート回路の出力は0”
に保持さnる。したがってゲート回路GI5〜G1♂か
らは2時のコード出力(0100)が生じる。また端子
P2+ P3からのパルスの発生時にはバッファF4〜
Fヮ の出力が総て”1″に保持されているためゲート
回路03〜G14の出力が総て“0”。
したがってゲート回路GI5〜GIIIの出力も総て0
”に保持される。
こうして端子p、j p、t ”Bからのパルスの発生
ごとに出力回路KN1からはそれぞれ(oioo)、(
ooo、、、o)、(oo、oo)が発生しランチ回路
Llに供給される。このラッチ回路り、にばパルス発生
回路PG1の端子P4から、端子p、l p、e P&
からのパルスの発生中において狭幅のパルスが供給され
ている。したがって端子Pl + Pll * ”8か
らのパルスの発生ごとに・おける出力回路EN、の出力
がランチ回路L1にラッチされる。ランチ回路L1 に
2時のコード出力(0100)がラッチされると、比較
回路CMによってラッチ回路り、の出力(今、前回の正
時である1時のコード出力が記憶されている。)(10
00)と比較され、両者が不一致のため出力が1”にな
る。また0検出回路Mの出力も′1”になりゲート回路
G1が開く。ゲート回路()l vC,iqパルス発生
回路PGの端子P、から、端子P4からのパルスと位相
のずれたパルスを供給してあり、これがゲート回路0皿
を通過する。このパルスによってランチ回路り、の2時
のコード出力がラッチ回路L2にラッチされるとともに
フリップフロップ回路Fがセットされて報時準備状態に
なる。
なお端子P!+PIIからのパルスの発生時にラッチ回
路L1 に(oooo)がラッチされた場合にrco検
出検出回路用力が0”になりゲート回路GIが閉じるた
めラッチ回路L!にはラッチされない。
また一旦、ラッチ回路L2に2時のコード出力がランチ
された後ハ、ラッチ回路り、に2時のコード出力がラッ
チされたとき両者が一致するため比較回路CMの出力が
0”になりゲート回路G1からパルスは発生しない。す
なわちランチ回路り、に一旦、2時のコード出力がラン
チされた後につぎの3時のコード出力がランチ回路り、
にラッチさ扛るまで変化しない。
以上のように正時の15分程度前にその正時のコード出
力がラッチ回路L2にラッチされるとともにゲート回路
G2が開いて報時の準備状態となる。
そこで正時になって分針カムによるスイッチSからの接
点信号が第4図Bのように端子tに供給されると、これ
がゲート回路02を介して報時回路Nに供給され正時の
報時が行なわれる。ゲート回路G2からのパルスによっ
て僅かに遅れて制御回路Kから第4図Cのパルス?生じ
フリップフロップ回路Pi第4図Aのようにリセットす
る。したがって端子tからの接点信号にチャタリングが
生じてもゲート回路ax k通過しえず報時回路Nが誤
動作することはない。分針カムによって閉じられるスイ
ッチB’fl約10分後から徐々に開かれていき、特に
このときに第4図Bのように激しいチャタリングが生じ
るものであるが、これによる誤動作を完全に排除できる
のである。
なお第1図の接片Aと電極間にもチャタリングが生じる
が、これによる悪影響も伺ら生じないのである。例えば
接点’1 + allが電極FjS、。
BClに徐々に接していくときのチャタリングでは第2
図の端子S!+ C1間が導通したり非導通になったり
する。導通状態においてパルス発生回路PG、の端子P
4からパルスが発生すれば、2時のコード出力がラッチ
回路Llにラッチされて問題は生じない6また非導通状
態では(oooo)がラッチ回路り、にラッチされるた
め、この場合にも誤動作に生じない。
以上のようにして、接片Aの回転に従って外側の電極F
ig、、IC8,と内側の電極EC8〜EC3が順次閉
成していく。これによって出力回路EN。
からは告時のコード出力が順次発生し、これに基づいて
報時回路Nによって表示時刻に対応した回数だけ報時が
行なわれる。
第5図は外側に6種類のt極ZS、〜’kfj S I
o全形成し、内側に2種類の電極KC4s Ecsk形
成したもので、上記と同様に1〜12時の位置において
それぞれ異なった組合せの電極間が導通され、告時が検
出されるものである。
この場合には第6図のようにパルス発生回路PG、から
2系統の位相のずれたパルスを発生し、バッファFFl
 + ’F11 を介してリード端子c4 e ”6に
供給する。リード端子C4+ C1+はそれぞれ電極E
C,]lCQ、に接続したものである。また電極E86
〜B5l0にはそれぞれリード端子S、〜S、。全接続
してあり、この各端子S、〜BIGはそれぞれバッファ
F1゜〜F15の入力側に接続しである。バッファFt
o〜F’tsの出力に出力回路KN。
に供給してあり、他の構成に上6作と同様である。
動作に上記の例と同様で、各電極からなるマトリクスの
交点が接片Aによってl1lil閉成され、バグファF
in””’F15からのパルスおよびパルス発生回路P
G、からのパルスによって出力回路IN。
からσ告時を表わすコード出力が発生し、これに基づい
て報時が行なわれる。
なお上記の実施例でげ電極を固定しておき接片を回転さ
せたが、逆に接片全固定しておいて電極側を回転させる
ようにしてもよい。
以上のように本発明によれば、正時のコード出力の変化
を検出して報時準備状態にし正時に動作するスイッチの
接点信号によって報時を行なうとともに報時準備出力を
停止するようにしたので、スイッチのチャタリングによ
る影響を受けず外付け\のチャタリング除去回路が不費
となり、早く針回しを行なっても正常に報時が行なわれ
る。
【図面の簡単な説明】
第1図に本発明の一天施例を示した正面図、第2図は回
路構成の一例を示した論理回路図、第3図は第2図の一
部を詳細に示した論理回路図、第4図に動作説明のため
のタイムチャート、第5図に他の実施例を示した正面図
、第6図a第5図の′例における回路構成の一例を示し
た論理回路図である。 FiS、〜FiS、、gc1〜gc3・・・電極A・・
・接点 B・・・移動装置 PG、・・・パルス発生回路 KN、・・・出力回路り
、 、 ’L、・・・ラッチ回路 CM・・・比較回路
G、 、 G、・・・ゲート回路 F・・・準備回路K
・・・制御回路 N・・・報時回路 E 811”” K F316 g Ff 04 + 
”11・・・電極PG、・・・パルス発生回路 BN、
・・・出力回路以 上 特許出願人 株式会社 精工舎 代理人 弁理士 最 上 務

Claims (1)

    【特許請求の範囲】
  1. 正時の所定時間前からその正時のコード出力音生じる出
    力発生装置と、この出力発生装置からのコード出力の変
    化を検出する検出回路と、この検出回路の出力によって
    変化後のコード出力を記憶する記憶回路と、上記検出回
    路の出力によって報時準備出力を発生する準備回路と、
    分針軸に連動して毎正時に動作するスイッチと、このス
    イッチの接点信号と上記報時準備出力との協働出力によ
    って報時を行なう報時回路と、上記協働出力によって上
    記報時準備出力を停止せしめる制御回路とからなる報時
    時計。
JP17047183A 1983-09-14 1983-09-14 報時時計 Granted JPS6061673A (ja)

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JP17047183A JPS6061673A (ja) 1983-09-14 1983-09-14 報時時計

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JPS6253073B2 JPS6253073B2 (ja) 1987-11-09

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