JPS6054774B2 - 半導体素子の製法 - Google Patents
半導体素子の製法Info
- Publication number
- JPS6054774B2 JPS6054774B2 JP276478A JP276478A JPS6054774B2 JP S6054774 B2 JPS6054774 B2 JP S6054774B2 JP 276478 A JP276478 A JP 276478A JP 276478 A JP276478 A JP 276478A JP S6054774 B2 JPS6054774 B2 JP S6054774B2
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- JP
- Japan
- Prior art keywords
- silicon
- manufacturing
- silicon wafer
- deposited film
- jitter
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Description
【発明の詳細な説明】
本発明は半導体素子の製法、特にシリコンを用いる半導
体装置においてシリコンウエフアの両主表面に貫通する
ようなＰ型導電性の領域を形成する方法に関するもので
ある。
体装置においてシリコンウエフアの両主表面に貫通する
ようなＰ型導電性の領域を形成する方法に関するもので
ある。
従来技術を第１図に従つて説明する。
Ｎ型導電性を有するシリコンウエフア１の上下両主表面
２ａ、２ｂの所定の場所に第１図ａに示すように公知の
方法でＮ蒸着膜３を形成する。
２ａ、２ｂの所定の場所に第１図ａに示すように公知の
方法でＮ蒸着膜３を形成する。
その後、１０圓℃前後でジッターをし第１図をのごとく
ジッター層４を形成する。次に第１図ｃのごとく不要の
Ａｌを除去した後、高温で熱処理をし−’土一 一ー
「１暴、！ るＰ型の隔離領域５を形成している。
ジッター層４を形成する。次に第１図ｃのごとく不要の
Ａｌを除去した後、高温で熱処理をし−’土一 一ー
「１暴、！ るＰ型の隔離領域５を形成している。
従来技術では、Ａｌ蒸着膜３をジッターしてジッター層
４を形成する際、にの融点（６６０℃）以上でかつ、そ
の後の隔離領域形成時に必要な量の川をシリコンウエフ
ア１中に固溶した固溶体を形成するため、ジッター温度
を１０００℃前後にする必要がある。またＡｌのジッタ
ー温度が高いと、Ａｌのまわり込みの問題があるため、
川ジッターはできるだけ低温で行なう方が良い。本発明
の目的は、ジッターの温度を低くした半導体素子の製法
を提供することにある。
４を形成する際、にの融点（６６０℃）以上でかつ、そ
の後の隔離領域形成時に必要な量の川をシリコンウエフ
ア１中に固溶した固溶体を形成するため、ジッター温度
を１０００℃前後にする必要がある。またＡｌのジッタ
ー温度が高いと、Ａｌのまわり込みの問題があるため、
川ジッターはできるだけ低温で行なう方が良い。本発明
の目的は、ジッターの温度を低くした半導体素子の製法
を提供することにある。
Ａｌとシリコンのジッターを考えると、この場合に必要
とされるのは第２図の状態図中のβ固溶体つまりシリコ
ン中にＮが固溶した固溶体である。
とされるのは第２図の状態図中のβ固溶体つまりシリコ
ン中にＮが固溶した固溶体である。
そこで本発明においては、蒸着膜としてＡｌ−Ｓｉ合金
を用いる。Ａｌ−Ｓｉ合金はシリコンウエフアに対する
なじみが良い。またＡ］−Ｓｉ合金蒸着膜組成について
は、Ｓｉの重量％を１１．７〜３０％の範囲にすると、
蒸着膜の融点は８印℃以下となり、その範囲では１品は
目的とするβ固溶体となり、その１品がシリコンウエフ
アに析出する。この場合においては、蒸着膜中にシリコ
ンが含有されているのでβ固溶体はジッター温度を高く
することなく、先に述べた様に８５（ｆＣ前後の温度で
ジッターすることができる。本発明の実施例を第３図に
示す。
を用いる。Ａｌ−Ｓｉ合金はシリコンウエフアに対する
なじみが良い。またＡ］−Ｓｉ合金蒸着膜組成について
は、Ｓｉの重量％を１１．７〜３０％の範囲にすると、
蒸着膜の融点は８印℃以下となり、その範囲では１品は
目的とするβ固溶体となり、その１品がシリコンウエフ
アに析出する。この場合においては、蒸着膜中にシリコ
ンが含有されているのでβ固溶体はジッター温度を高く
することなく、先に述べた様に８５（ｆＣ前後の温度で
ジッターすることができる。本発明の実施例を第３図に
示す。
第３図ａの様にシリコンウエフア１１の上下両主表面１
２ａ，１２ｂにＡ１−Ｓｉ合金蒸着膜１３（シリコン組
成１１．７〜３鍾量％）をつける。
２ａ，１２ｂにＡ１−Ｓｉ合金蒸着膜１３（シリコン組
成１１．７〜３鍾量％）をつける。
そして、ホトエッチングにより隔離領域を設ける部分に
だけに−Ｓｉ合金蒸着膜を残す。（第３図ｂ）次に９０
０℃位の温度でシンターし、冷却してシンター層１４を
形成する。（第３図ｃ）その後、エッチングにより余分
の蒸着膜１３を除去する。
だけに−Ｓｉ合金蒸着膜を残す。（第３図ｂ）次に９０
０℃位の温度でシンターし、冷却してシンター層１４を
形成する。（第３図ｃ）その後、エッチングにより余分
の蒸着膜１３を除去する。
（第３図ｄ）そして１２００℃前後の熱処理により隔離
領域１５を形成する。（第３図ｅ）この場合に、蒸着膜
組成を１１．７〜３０重量％Ｓｉとしたのは共晶点が１
１．踵量％Ｓｉであり、３唾量％Ｓｉで融点が８３０℃
位になることによる。また組成範囲では過共晶の組成で
あり、初晶はβ固溶体であり、これがシリコンウエフア
１１の両主表面１２ａ，１２ｂに析出して隔離領域形成
のための拡散源となる。この実施例では、シンター温度
を８５０℃前後に下げることができる。
領域１５を形成する。（第３図ｅ）この場合に、蒸着膜
組成を１１．７〜３０重量％Ｓｉとしたのは共晶点が１
１．踵量％Ｓｉであり、３唾量％Ｓｉで融点が８３０℃
位になることによる。また組成範囲では過共晶の組成で
あり、初晶はβ固溶体であり、これがシリコンウエフア
１１の両主表面１２ａ，１２ｂに析出して隔離領域形成
のための拡散源となる。この実施例では、シンター温度
を８５０℃前後に下げることができる。
そして他領域へのＡ１のまわり込み拡散も防止てき、所
定の領域にのみ隔離領域を形成することができる。また
組成をコントロールすることにより初晶のβ固溶体の量
をもコントロールすることができる。
定の領域にのみ隔離領域を形成することができる。また
組成をコントロールすることにより初晶のβ固溶体の量
をもコントロールすることができる。
他の実施例としては、一般に知られているリフトオフ法
を用いることができる。
を用いることができる。
つまり、第４図ａの様に隔離領域以外のシリコンウエフ
ア２１の上下両主面２２ａ，２２ｂにレジスト２６をつ
け、その後第４図ｂの様にに−Ｓｉ合金蒸着膜２３を形
成する。
ア２１の上下両主面２２ａ，２２ｂにレジスト２６をつ
け、その後第４図ｂの様にに−Ｓｉ合金蒸着膜２３を形
成する。
そしてシンター後リフトオフにより第４図ｃの状態にな
り、後は第３図と同様にして隔離領域２５を形成できる
。尚、２４はシンター層であり、先の実施例と同じ効果
が得られる。実施例ではＮ−Ｓｉ合金は蒸着により形成
していたが、スパッタリング、イオンブレーティング等
の他の方法で堆積しても良い。
り、後は第３図と同様にして隔離領域２５を形成できる
。尚、２４はシンター層であり、先の実施例と同じ効果
が得られる。実施例ではＮ−Ｓｉ合金は蒸着により形成
していたが、スパッタリング、イオンブレーティング等
の他の方法で堆積しても良い。
尚、本発明は隔離領域を形成する場合だけでなく、Ｐ型
導電性の領域を形成する場合にも適用できる。
導電性の領域を形成する場合にも適用できる。
第１図は従来例を示す工程図、第２図はに−Ｓ１二元次
状態図、第３図は本発明の一実施例を示す工程図、第４
図は本発明の他の実施例を示す工程図である。 １１・・・・・・シリコンウエフア、１２ａ，１２ｂ・
・・・・・主表面、１３・・・・・・Ｎ−Ｓｉ合金蒸着
膜、１４・・・・・・シンター層、１５・・・・・・隔
離領域。
状態図、第３図は本発明の一実施例を示す工程図、第４
図は本発明の他の実施例を示す工程図である。 １１・・・・・・シリコンウエフア、１２ａ，１２ｂ・
・・・・・主表面、１３・・・・・・Ｎ−Ｓｉ合金蒸着
膜、１４・・・・・・シンター層、１５・・・・・・隔
離領域。
Claims (1)
- １ Ｎ型導電性を有するシリコンウエフアに、シリコン
ウエフアの主表面からＰ型導電性を有する領域を形成す
る半導体素子の製法において、シリコンウエフアの所定
の主表面上にシリコン１１．７〜３０重量％、残りアル
ミニウムからなるアルミニウム−シリコン合金を堆積し
、８５０℃前後に加熱して該当するシリコン主表面部に
アルミニウムを含有するシリコンのシンター層を設け、
該シンター層を拡散源としてアルミニウムをシリコンウ
エフア中に拡散することを特徴とする半導体素子の製法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP276478A JPS6054774B2 (ja) | 1978-01-17 | 1978-01-17 | 半導体素子の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP276478A JPS6054774B2 (ja) | 1978-01-17 | 1978-01-17 | 半導体素子の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5496361A JPS5496361A (en) | 1979-07-30 |
| JPS6054774B2 true JPS6054774B2 (ja) | 1985-12-02 |
Family
ID=11538397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP276478A Expired JPS6054774B2 (ja) | 1978-01-17 | 1978-01-17 | 半導体素子の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054774B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169264U (ja) * | 1986-04-18 | 1987-10-27 | ||
| JPH0422064Y2 (ja) * | 1984-04-16 | 1992-05-20 |
-
1978
- 1978-01-17 JP JP276478A patent/JPS6054774B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0422064Y2 (ja) * | 1984-04-16 | 1992-05-20 | ||
| JPS62169264U (ja) * | 1986-04-18 | 1987-10-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5496361A (en) | 1979-07-30 |
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