JPS605404Y2 - 入力データ処理回路 - Google Patents

Description

【考案の詳細な説明】 この考案は、パルス信号などの入力データを処理する入
力データ処理回路に関する。

シーケンサ−等の入力データ処理回路において、入力デ
ータの取込に際し、取込期間中に入力された信号が無視
されてしまうことがないように、従来、第１図のように
構成される。

すなわち第１図で、ＣＨ１〜ｎの各チャネルにおいてサ
ンプリング周期とは非同期に入力したパルス入力がフリ
ップフロップ１１〜１ｎの各々にホールドされ、サンプ
リング周期が来るとＣＰＵ （中央演算処理部）３から
サンプリング指令が発せられてラッチ回路２が働き各フ
リップフロップ１１〜１ｎのデータをラッチする。

こうしてラッチ回路２からＣＰＵ ３へのデータの取込
が行なわれ、データ取込完了した時点でＣＰＵ３がリセ
ット信号を各フリップフロップ１１〜１ｎに送るが、デ
ータ取込中の入力を無視することがないように、各リセ
ット信号はフリップフロップ１１〜１ｎの各々から取込
んだデータと同じものとする。

つまり、サンプリングのある周期においてＣＨｌにはパ
ルス信号が入力し、ＣＨ２には入力が無かったとするフ
リップフロップ１１からはｒｌ、が、フリップフロップ
１２からは７０Ｊがデータとして取込まれるので、フリ
ップフロップ１１にはｒＩＪのリセット信号を、フリッ
プフロップ１２には１０ヨのリセット信号をそれぞれ送
り、フリップフロップ１１のみを元の状態にリセットす
るようにすれば、データ取込中にＣＨ２にパルス入力が
あった場合フリップフロップ１２はリセットされないの
で１ヨをホールドした状態を保ち、次のサンプリング時
にこのデータを取込むことができる。

ところがこの回路ではリセット信号線の本数がチャネル
数だけ必要となり、ｃｐｕ３とのインターフェイス回路
が複雑になってしまうという欠点がある。

そこで、第２図のように入力チャネル数とは無関係にリ
セット信号線を共通の１本とすることが考えられる。

第２図においてＣＨ１〜ｎの各チャネルのフリップフロ
ップ１１〜１ｎにはラッチ回路２１〜２ｎがそれぞれ接
続され、このラッチ回路２１〜２ｎの各出力はＣＰＵ３
に送られるとともにアンド回路４１〜４ｎの各々に送ら
れる。

このアンド回路４１〜４ｎの各出力がフリップフロップ
１１〜１ｎのそれぞれのリセット信号となる。

サンプリング周期の到来により、ＣＰＵ３はサンプリン
グ指令信号線６にパルスを送り各ラッチ回路２１〜２ｎ
を働かせてフリップフロップ１１〜１ｎのデータをラッ
チする。

ラッチされたデータはｃｐｕ ３に送られてデータの取
込が行なわれ、ＣＰＵ３は取込完了の時点で共通のリセ
・ソト信号線５に１．の共通リセット信号を生じる。

今、上記と同様にあるサンプリング周期においてＣＨｌ
にパルス入力があり、ＣＨ２には無かったとする。

するとフリップフロップ１１．１２の出力は１１ヨ、′
ＯＪとなるから、サンプリング後のラッチ回路２１の出
力は１してラッチ回路２２の出力は１０．である。

次にデータ取込中にＣＨ２にパルス入力があったとする
とフリップフロップ１２の出力はｒＩＪとなるが、ラッ
チ回路２２の出力はｒＯヨのままである。

そのためｒＩＪの共通リセット信号によりアンド回路４
１の出力はｒＩＪとなり、アンド回路４２の出力はｒ□
Ｊとなる。

したがってフリップフロップ１１のみがリセットされフ
リップフロップ１２はリセットされないのでデータ取込
中にＣＨ２に入ったパルス信号は保持され、次のサンプ
リング周期にサンプリング指、令信号線６を介してパル
スが送かれてラッチ回路２１〜２ｎが働いたときに取込
まれることになる。

ところが、この第２図の構成では、入力信号がパルス状
の信号の場合はよいが、連続信号（ｒＯ，または１１ヨ
の状態がいくつものサンプリング周期にまたがって連続
する信号）の場合は不適当である。

すなわち、あるサンプリング周期でたとえばＣＨｌの入
力が１０．からｒＩＪになりその後もｒｌ となって
いる場合、フリップフロップ１１は入力がｒＯヨからｒ
ｌ になったときに直ちにｒＩＪを保持するが、その
後ラッチ回路２１を通じてこの１ＬのデータがＣＰＵ３
に取込まれると、共通リセット信号が生じこれによりア
ンド回路４１を通じてフリップフロップ１１がリセット
されてしまう。

そのため、つぎのサンプリング周期ではフリップフロッ
プ１１の出力はＯＪになり、このサンプリング周期でも
引き続いてＬとなっているｒＩＪのデータを取込むこと
ができなくなってしまう。

本考案は、入力チャネル数とは無関係にリセット信号線
を共通の１本とすることができるとともに、パルス信号
のみならず連続信号をも取込めるよう改善した入力デー
タ処理回路を提供することを目的とする。

以下、第３図を参照しながら本考案の一実施例について
説明する。

本考案によれば、第３図のように、フリップフロップ１
とラッチ回路２との間にオア回路７を挿入し、このオア
回路７に、入力信号とフリップフロップ１の出力信号と
を入力し、このオア回路７の出力をラッチ回路２に送る
ようにしている。

この構成は入力チャネルのそれぞれについて設けられて
おり、つまり、第３図のフリップフロップ１は第２図の
フリップフロップ１１〜１ｎを代表し、第３図のラッチ
回路２およびアンド回路４は第２図のラッチ回路２１〜
２ｎおよびアンド回路４１〜４ｎをそれぞれ代表するも
のとして示しである。

そして、ラッチ回路２からＣＰＵ ３への構成や、ＣＰ
Ｕ ３からの共通リセット信号線５およびサンプリング
信号線６は第２図と同様である。

このように構成されているので、あるサンプリング周期
で入力が１０Ｊから１１ヨになりその後引き続いて１Ｌ
となっている場合、フリップフロップ１はｒＯＪからｒ
ｔＪになったときに直ちに１１ヨを保持する。

そしてサンプリング指令によりラッチ回路２がオア回路
７を介してこのｒＩＪのデータをラッチし、ＣＰＵへの
取込が行なわれ、完了すると共通リセット信号がアンド
回路４に送られ、ラッチ回路２の出力はｒＩＪであるか
らアンド回路４の出力がｒｌヨとなってフリップフロッ
プ１がリセットされる。

したがって次のサンプリング周期ではフリップフロップ
１の出力はｒＯヨになるが、ｒＩＪの入力はオア回路７
を経てラッチ回路２に送られているので、次のサンプリ
ング周期にもラッチ回路２はｒＩＪをラッチする。

連続しているｒＩＪが１０．になるとオア回路７の出力
はｒＯｌとなるのでサンプリグ指令によりラッチ回路２
は入力１０Ｊをラッチすることになる。

つまりこのときまでｒＩＪのデータが取込まれる。

そしてｒ□Ｊの取込が完了した時点で共通リセット信号
が生じてもアンド回路４の出力はｒＯヨであるから、フ
リップフロップ１はリセットされず、そのためデータ取
込中に入力がｒＯＪからｒＩＪになった場合には上記と
同様にフリップフロップ１により保持されることになり
データ取込中の入力を無視することが避けられる。

以上実施例について説明したように本考案によれば、入
力チャネル数とは無関係に１本の共通りセット信号線の
みでよいため、回路構成が簡単になりソフトウェアの負
担も軽減するとともに、パルス信号のみならず連続信号
をも取込むことができる。

【図面の簡単な説明】

第１図は従来例のブロック図、第２図は他の従来例のブ
ロック図、第３図は本考案の一実施例のブロック図であ
る。 １．１１〜１ｎ・・・・・・フリップフロップ、２，２
１〜２ｎ・・・・・・ラッチ回路、３・・・・・、ｃｐ
ｕ、 ４１〜４ｎ・・・・・・アンド回路、５・・・・
・・共通リセット信号線、６・・・・・・サンプリング
指令信号線、７・・・・・・オア回路。

Claims (1)

【実用新案登録請求の範囲】
1. 複数の入力チャネルのそれぞれに設けられたフリップフ
   ロップと、各フリップフロップの出力と各チャネルの入
   力信号とがそれぞれ人力チャネル毎に入力されるオア回
   路と、サンプリング指令にもとづいて各オア回路出力を
   ラッチするラッチ回路と、このラッチ回路の各出力とラ
   ッチ回路の出力の取込完了時に生じる共通リセット信号
   とがそれぞれに入力されるアンド回路とを有腰このアン
   ド回路の出力により前記フリップフロップをリセットす
   るよう構成した入力データ処理回路。