JPS6048788B2 - 共通メモリの制御方式 - Google Patents
共通メモリの制御方式Info
- Publication number
- JPS6048788B2 JPS6048788B2 JP55151332A JP15133280A JPS6048788B2 JP S6048788 B2 JPS6048788 B2 JP S6048788B2 JP 55151332 A JP55151332 A JP 55151332A JP 15133280 A JP15133280 A JP 15133280A JP S6048788 B2 JPS6048788 B2 JP S6048788B2
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- JP
- Japan
- Prior art keywords
- memory
- processor
- processing device
- common
- common memory
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセッサシステム内の共通メモリの
制御方式に関する。
制御方式に関する。
高度の信頼性を要求される情報処理装置（例えは電子交
換装置）などでは、処理装置内の重要部分てある中央処
理装置とメモリ装置とを２重化しておき、かつ同期運転
させるという手法が、従来より採用されてきた。
換装置）などでは、処理装置内の重要部分てある中央処
理装置とメモリ装置とを２重化しておき、かつ同期運転
させるという手法が、従来より採用されてきた。
例えば第１図に示すように、このような一組のプロセッ
サを含む個々のシングルプロセッサシステムにおいては
、仮に片系の中央処理装置３が障害になつても処理続行
が可能である。しかし、このときは２重化されたメモリ
装置のうち、障害の起きた中央処理装置３と対応するメ
モリ１の動作がストップするため、２重化メモリ０、１
の内容は不一致状態となる。ただ、シングルプロセッサ
システムの場合は、何ら問題とはならない。次に複数組
のプロセッサを含むシステムのメモリ（共通メモｌハの
場合を考える。
サを含む個々のシングルプロセッサシステムにおいては
、仮に片系の中央処理装置３が障害になつても処理続行
が可能である。しかし、このときは２重化されたメモリ
装置のうち、障害の起きた中央処理装置３と対応するメ
モリ１の動作がストップするため、２重化メモリ０、１
の内容は不一致状態となる。ただ、シングルプロセッサ
システムの場合は、何ら問題とはならない。次に複数組
のプロセッサを含むシステムのメモリ（共通メモｌハの
場合を考える。
この場合、ある１組のプロセッサのうち片系の中央処理
装置に障害があると、対応するメモリ装置への該中央処
理装置からのアクセスが停止するため、２重化された共
通メモリの内容が不一致状態となる。このため他の正常
なプロセッサ対も同期運転が不能となり、システム全体
が片系運転となつてしまう。従つて、２重化システムの
本来の意義がうすれてくる。特に、プロセッサの数が多
いときにはその影響が大きい。この関係を図示したのが
第２図である。
装置に障害があると、対応するメモリ装置への該中央処
理装置からのアクセスが停止するため、２重化された共
通メモリの内容が不一致状態となる。このため他の正常
なプロセッサ対も同期運転が不能となり、システム全体
が片系運転となつてしまう。従つて、２重化システムの
本来の意義がうすれてくる。特に、プロセッサの数が多
いときにはその影響が大きい。この関係を図示したのが
第２図である。
同図において、例えばプロセッサペアＰ＃０を構成する
中央処理装置３が障害となると、他のプロセッサペアＰ
＃１〜Ｐ♯ｎにおける対応する中央処理装Ｊ置５・・・
２ｎ＋ １の共通メモリ１へのアクセスの同期運転がく
ずれるという悪影響が発生する。本発明は、斯かる実情
に鑑みてなされたもので、その目的は、あるプロセッサ
組の片系の中央処理装置が障害となつた場合もマルチプ
ロセツサアシステム全体の信頼性の低下を防止できる方
式を提供するにある。又、他の目的は、マルチプロセッ
サシステムの片系の中央処理装置の障害時においても共
通メモリの内容の一致を計る方式を提供することにある
。即ち、本発明は、複数のプロセッサベアと上記複数の
プロセッサベアにて共通に使用される２重化された共通
メモリとを含むマルチプロセッサシステムにおいて、前
記各々のプロセッサベアが同期運転中か片系運転中かを
示すプロセッサモード表示信号を、プロセッサベアを構
成する各処理装置から出力せしめ、該各処理装置が前記
２重化された共通メモリの一方へのアクセス時に、前記
プロセッサモード表示信号を伴なつてアクセスを行なわ
しめ、アクセスを受けた該共通メモリによりメモリ動作
を実行すると同時に、前記プロセッサモード表示信号に
従つて前記２重化された共通メモリの他方を起動せしめ
てメモリ動作を実行させるよう構成したものである。
中央処理装置３が障害となると、他のプロセッサペアＰ
＃１〜Ｐ♯ｎにおける対応する中央処理装Ｊ置５・・・
２ｎ＋ １の共通メモリ１へのアクセスの同期運転がく
ずれるという悪影響が発生する。本発明は、斯かる実情
に鑑みてなされたもので、その目的は、あるプロセッサ
組の片系の中央処理装置が障害となつた場合もマルチプ
ロセツサアシステム全体の信頼性の低下を防止できる方
式を提供するにある。又、他の目的は、マルチプロセッ
サシステムの片系の中央処理装置の障害時においても共
通メモリの内容の一致を計る方式を提供することにある
。即ち、本発明は、複数のプロセッサベアと上記複数の
プロセッサベアにて共通に使用される２重化された共通
メモリとを含むマルチプロセッサシステムにおいて、前
記各々のプロセッサベアが同期運転中か片系運転中かを
示すプロセッサモード表示信号を、プロセッサベアを構
成する各処理装置から出力せしめ、該各処理装置が前記
２重化された共通メモリの一方へのアクセス時に、前記
プロセッサモード表示信号を伴なつてアクセスを行なわ
しめ、アクセスを受けた該共通メモリによりメモリ動作
を実行すると同時に、前記プロセッサモード表示信号に
従つて前記２重化された共通メモリの他方を起動せしめ
てメモリ動作を実行させるよう構成したものである。
以下、本発明を図面に示す実施例に基づいて説明する。
第３図は本発明を用いて構成したマルチプロセッサシス
テムを示すブロック図であり、説明を簡明にするためプ
ロセッサベアの数を２個としてある。第３図において、
１０，１１は共通メモリ、２０〜２３は処理装置てあり
、２０，２１及び、２２，２３がそれぞれプロセッサベ
アを構成している。又、共通メモリ１０と処理装置２０
，２２及び、共通メモリ１１と処理装置２１，２３とは
、各々がバス３０にて結合されている。上記共通メモリ
１０，１１の記憶容量を６４キロバイトとすると、メモ
リバス３０の内訳は、第４図に示す表のようになる。
テムを示すブロック図であり、説明を簡明にするためプ
ロセッサベアの数を２個としてある。第３図において、
１０，１１は共通メモリ、２０〜２３は処理装置てあり
、２０，２１及び、２２，２３がそれぞれプロセッサベ
アを構成している。又、共通メモリ１０と処理装置２０
，２２及び、共通メモリ１１と処理装置２１，２３とは
、各々がバス３０にて結合されている。上記共通メモリ
１０，１１の記憶容量を６４キロバイトとすると、メモ
リバス３０の内訳は、第４図に示す表のようになる。
同図の表において、ＮＯ．ｌ〜ＮＯ．．５までは、通常
のメモリ動作に必要な信号であるから、説明は省略する
。ＮＯ．．６のＬＯＣＫ信号−は、共通メモリ （同図
中Ｍにて表示する。）の使用上の競合を回避するために
、ごく一般的に使用される信号であり、通常はテストア
ンドセット命令時に使用される。ＮＯ．．７のＭＯＤＥ
信号は、処理装置（同図中Ｐにて表示する。）の状態を
示すも．ので、処理装置Ｐにて出力され、共通メモリＭ
に送出される。又、第３図において、共通メモリ１０，
１１は、クロスバス３１にて結合されている。
のメモリ動作に必要な信号であるから、説明は省略する
。ＮＯ．．６のＬＯＣＫ信号−は、共通メモリ （同図
中Ｍにて表示する。）の使用上の競合を回避するために
、ごく一般的に使用される信号であり、通常はテストア
ンドセット命令時に使用される。ＮＯ．．７のＭＯＤＥ
信号は、処理装置（同図中Ｐにて表示する。）の状態を
示すも．ので、処理装置Ｐにて出力され、共通メモリＭ
に送出される。又、第３図において、共通メモリ１０，
１１は、クロスバス３１にて結合されている。
第５図は、このクロスバス３１の内訳を示す表である。
・同図の表において、ＮＯ．ｌのＳＴＡＲＴ信号は、自
分自身と反対側の共通メモリ（以下メイトメモリと称す
る。）を起動するための信号である。次に、第６図は、
共通メモリの内部構成を示すブロック図である。
・同図の表において、ＮＯ．ｌのＳＴＡＲＴ信号は、自
分自身と反対側の共通メモリ（以下メイトメモリと称す
る。）を起動するための信号である。次に、第６図は、
共通メモリの内部構成を示すブロック図である。
同図において共通メモリは、優先回路４０、セレクタ４
１〜４５、タイミング回路４６、メモリ部４７、読出レ
ジスタ４８、ロックレジスタ４９及びメイド起動回路５
０から成る。優先回路４０は、アクセスする処理装置を
仮に０，１とすれば、これからのアクセス要求信号ＲＥ
ＱＯと、ＲＥＱＩと、メイトメモリよりの起動信号のう
ちの一つを、予め定めた優先順位に従つて選択し、メモ
リ動作を開始させる。
１〜４５、タイミング回路４６、メモリ部４７、読出レ
ジスタ４８、ロックレジスタ４９及びメイド起動回路５
０から成る。優先回路４０は、アクセスする処理装置を
仮に０，１とすれば、これからのアクセス要求信号ＲＥ
ＱＯと、ＲＥＱＩと、メイトメモリよりの起動信号のう
ちの一つを、予め定めた優先順位に従つて選択し、メモ
リ動作を開始させる。
優先順位は、処理装置０からのアクセス要求信号ＲＥＱ
Ｏ、処理装置１からのアクセス要求信号ＲＥＱｌ、メイ
トメモリからの起動信号の順にしておく。即ち、処理装
置１からの要求は、処理装置０からの要求がないとき受
付けられ、又、メイトメモリからの起動信号は、両処理
装置０，１からの要求がないときのみ受付けられる。セ
レクタ４１〜４５は、前記優先回路４０によつて選択さ
れた処理装置（又はメイトメモリ）からの信号を選択的
に取込む選択回路である。
Ｏ、処理装置１からのアクセス要求信号ＲＥＱｌ、メイ
トメモリからの起動信号の順にしておく。即ち、処理装
置１からの要求は、処理装置０からの要求がないとき受
付けられ、又、メイトメモリからの起動信号は、両処理
装置０，１からの要求がないときのみ受付けられる。セ
レクタ４１〜４５は、前記優先回路４０によつて選択さ
れた処理装置（又はメイトメモリ）からの信号を選択的
に取込む選択回路である。
４１はアドレスセレクタ、４２はデータセレクタ、４３
は書込指定セレクタ、４４はロックセレクタ、そして４
５はモードセレクタである。
は書込指定セレクタ、４４はロックセレクタ、そして４
５はモードセレクタである。
タイミング回路４６は、優先回路４０からの出力により
起動され、メモリ動作に必要なタイミングを各ブロック
に供給する。
起動され、メモリ動作に必要なタイミングを各ブロック
に供給する。
メモリ部４７は、アドレス、書込データ、読書きの指定
信号を、それぞれアドレスセレクタ４１、データセレク
タ４２、書込指定セレクタ４３より受けて、記憶動作を
行なうものである。
信号を、それぞれアドレスセレクタ４１、データセレク
タ４２、書込指定セレクタ４３より受けて、記憶動作を
行なうものである。
このメモリ部４７の読出しデータは、読出レジスタ４８
にセットされ、セットされたデータは要求のあつた処理
装置に返送される。ロックレジスタ４９は、テストアン
ドセット命令（ＬＯＣＫ信号を’’１’’としてアクセ
ス要求される。
にセットされ、セットされたデータは要求のあつた処理
装置に返送される。ロックレジスタ４９は、テストアン
ドセット命令（ＬＯＣＫ信号を’’１’’としてアクセ
ス要求される。
）の際、ＬＯＣＫ信号を記憶しておくものである。ロッ
クレジスタ４９の出力は、優先回路４０に供給される。
優先回路４０では、このＬＯＣＫ信号があると、前述し
た優先順位によらず、ＬＯＣＫ指定のあつた処理装置（
又はメイトメモリ）以外の装置からのアクセス要求を禁
止するように処置がとられる。メイド起動回路５０は、
前記モードセレクタ４５の出力を受けてメイトメモリの
起動信号ＳＴＡＲＴを発生させるための回路である。
クレジスタ４９の出力は、優先回路４０に供給される。
優先回路４０では、このＬＯＣＫ信号があると、前述し
た優先順位によらず、ＬＯＣＫ指定のあつた処理装置（
又はメイトメモリ）以外の装置からのアクセス要求を禁
止するように処置がとられる。メイド起動回路５０は、
前記モードセレクタ４５の出力を受けてメイトメモリの
起動信号ＳＴＡＲＴを発生させるための回路である。
次に、第６図に示ず実施例による動作を説明する。まず
、アクセス要求が処理装置０より生じた場合を考える。
このとき、この処理装置０が正常運転していれば（プロ
セッサモード表示を’’ｏ’’とする。）、モードセレ
クタ４５の出力は’’０’’であり、このアクセスは本
メモリ内部でのみ処理され、メイド起動回路５０は動作
しない。当然、メイド側のメモリは、処理装置ｏにもう
一方の系よりアクセス要求を受けて動作している。次に
、処理装置０が正常運転していない場合（プロセッサモ
ード表示を’’１’’とする。
、アクセス要求が処理装置０より生じた場合を考える。
このとき、この処理装置０が正常運転していれば（プロ
セッサモード表示を’’ｏ’’とする。）、モードセレ
クタ４５の出力は’’０’’であり、このアクセスは本
メモリ内部でのみ処理され、メイド起動回路５０は動作
しない。当然、メイド側のメモリは、処理装置ｏにもう
一方の系よりアクセス要求を受けて動作している。次に
、処理装置０が正常運転していない場合（プロセッサモ
ード表示を’’１’’とする。
）は、処理装置０のもう一方の系からメイトメモリへの
アクセスがないのであるから、アクセスを受けたメモリ
からメイド側のメモリを起動せしめることになる。即ち
、アクセス要求が本メモリ内部で処理されると同時にメ
イド起動回路５０が動作して、ＳＴＡＲＴ信号をメイト
メモリへ出力する。メイトメモリては、ＳＴＡＲＴ信号
を受けると本メモリよりのアドレス、書込みデータ信号
を取込んでメモリ動作を実行する。これにより、メイト
メモリは、処理装置からのアクセス要求がないにもかか
わらず、あたかもアクセス要求があつたかの如く動作し
て、両メモリ間の動作の一致が保証されることになり、
メモリ内容の一致が保証される。アクセス要求が処理装
置１から生じた場合も、処理装置０からの場合と全く同
様に処理されることになる。以上の説明から理解される
ように、処理装置のプロセッサモードは処理装置ごとに
異なつていてもよく、処理装置が自分自身の運転状態に
従つてプロセッサモード表示を設定し、メモリにアクセ
スを行なうだけで、共通メモリの内容の一致が達成され
る。
アクセスがないのであるから、アクセスを受けたメモリ
からメイド側のメモリを起動せしめることになる。即ち
、アクセス要求が本メモリ内部で処理されると同時にメ
イド起動回路５０が動作して、ＳＴＡＲＴ信号をメイト
メモリへ出力する。メイトメモリては、ＳＴＡＲＴ信号
を受けると本メモリよりのアドレス、書込みデータ信号
を取込んでメモリ動作を実行する。これにより、メイト
メモリは、処理装置からのアクセス要求がないにもかか
わらず、あたかもアクセス要求があつたかの如く動作し
て、両メモリ間の動作の一致が保証されることになり、
メモリ内容の一致が保証される。アクセス要求が処理装
置１から生じた場合も、処理装置０からの場合と全く同
様に処理されることになる。以上の説明から理解される
ように、処理装置のプロセッサモードは処理装置ごとに
異なつていてもよく、処理装置が自分自身の運転状態に
従つてプロセッサモード表示を設定し、メモリにアクセ
スを行なうだけで、共通メモリの内容の一致が達成され
る。
勿論、運転を行なつている処理装置は、いずれの系でも
かまわない。例えば、プロセッサベア０は正常運転（両
系運転）しており、プロセッサベア１が片系運転の場合
、プロセッサ１のどちらの処理装置が動作していてもよ
い。上記実施例は、プロセッサベア数を２個としたが、
３個以上の場合に拡張しても、全く同様の効果が得られ
ることは明らかである。又、メモリ部の記憶素子として
リフレッシュを必要とするダイナミックメモリ素子が用
いられている場合には、リフレッシュのための若干の変
更を優先回路に加えることによつて、容易に解決できる
。以上説明したように、本発明は、処理装置の運転状態
をプロセッサモード表示としてメモリアクセス時に同時
に送出することによつて、共通メモリをプロセッサの運
転状態に依存させて動作させることができ、あるプロセ
ッサ組の片系の処理装置が障害となつた場合でも、メモ
リの内容を一致させ、信頼性の高い２重化マルチプロセ
ッサシステムを構成することができる。
かまわない。例えば、プロセッサベア０は正常運転（両
系運転）しており、プロセッサベア１が片系運転の場合
、プロセッサ１のどちらの処理装置が動作していてもよ
い。上記実施例は、プロセッサベア数を２個としたが、
３個以上の場合に拡張しても、全く同様の効果が得られ
ることは明らかである。又、メモリ部の記憶素子として
リフレッシュを必要とするダイナミックメモリ素子が用
いられている場合には、リフレッシュのための若干の変
更を優先回路に加えることによつて、容易に解決できる
。以上説明したように、本発明は、処理装置の運転状態
をプロセッサモード表示としてメモリアクセス時に同時
に送出することによつて、共通メモリをプロセッサの運
転状態に依存させて動作させることができ、あるプロセ
ッサ組の片系の処理装置が障害となつた場合でも、メモ
リの内容を一致させ、信頼性の高い２重化マルチプロセ
ッサシステムを構成することができる。
”図面の簡単な説明
第１図はシングルプロセッサの２重化メモリシステムを
示すブロック図、第２図は従来のマルチプロセッサの共
通メモリ方式の構成を示すブロック図、第３図は本発明
共通メモリ方式の一実施例・の構成を示すブロック図、
第４図及び第５図は上記実施例における各装置間の主要
なインタフェース信号を示す表、第６図は共通メモリの
内部構成を示すブロック図である。
示すブロック図、第２図は従来のマルチプロセッサの共
通メモリ方式の構成を示すブロック図、第３図は本発明
共通メモリ方式の一実施例・の構成を示すブロック図、
第４図及び第５図は上記実施例における各装置間の主要
なインタフェース信号を示す表、第６図は共通メモリの
内部構成を示すブロック図である。
１０，１１・・・・・・共通メモリ、２０〜２３・・・
・・・処フ理装置、４０・・・・・・優先回路、４１〜
４５・・・・・・セレクタ、４６・・・・・・タイミン
グ回路、４７・・・・・・メモリ部、４８・・・・・・
読出レジスタ、４９・・・・・田ツクレジスタ、５０・
・・・・・メイド起動回路。
・・・処フ理装置、４０・・・・・・優先回路、４１〜
４５・・・・・・セレクタ、４６・・・・・・タイミン
グ回路、４７・・・・・・メモリ部、４８・・・・・・
読出レジスタ、４９・・・・・田ツクレジスタ、５０・
・・・・・メイド起動回路。
Claims (1)
- １ 複数のプロセッサペアと上記複数のプロセッサペア
にて共通に使用される２重化された共通メモリとを含む
マルチプロセッサシステムにおいて、前記各々のプロセ
ッサペアが同期運転中か片系運転中かを示すプロセッサ
モード表示信号を、プロセッサペアを構成する各処理装
置から出力せしめ、該各処理装置が前記２重化された共
通メモリの一方へのアクセス時に、前記プロセッサモー
ド表示信号を伴なつてアクセスを行なわしめ、アクセス
を受けた該共通メモリによりメモリ動作を実行すると同
時に、前記プロセッサモード表示信号に従つて前記２重
化された共通メモリの他方を起動せしめてメモリ動作を
実行させるよう構成したことを特徴とする共通メモリの
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151332A JPS6048788B2 (ja) | 1980-10-30 | 1980-10-30 | 共通メモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151332A JPS6048788B2 (ja) | 1980-10-30 | 1980-10-30 | 共通メモリの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5775363A JPS5775363A (en) | 1982-05-11 |
| JPS6048788B2 true JPS6048788B2 (ja) | 1985-10-29 |
Family
ID=15516267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55151332A Expired JPS6048788B2 (ja) | 1980-10-30 | 1980-10-30 | 共通メモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048788B2 (ja) |
-
1980
- 1980-10-30 JP JP55151332A patent/JPS6048788B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5775363A (en) | 1982-05-11 |
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