JPS6048783B2 - デ−タ転送装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ転送装置、特にデータ転送装置内の転
送動作および転送動作を規定する制御情報の記憶および
更新のタイミング制御方式に関する。

従来、この種のデータ転送装置は、第１のタイミングパ
ルスおよび第２のタイミングパルスを交互にクロックの
２倍の周期で発生するタイミング回路と、入出力装置お
よび主記憶装置間で転送されるデータをバッファリング
するデータバッファと、前記データバッファのデータの
空きふさがり状況によりデータ転送の可否を決定する制
御情報がチャネルアドレス毎に格納され該制御情報の読
み出し書き込み共用のアドレス線およびデータ線を有し
て異なるタイミングで読み出しと書き込みを行うメモリ
と、前記制御情報の対チャネル・データ転送条件合否に
よつてチャネルリクエスト受けつけの可否を決定し該チ
ャネルリクエストを行つたチャネルアドレスの前記制御
情報が対主記憶装置・データ転送条件を満した場合に中
央処理装置へメモリリクエストを出力し受けつけた前記
チＪヤネルリクエストに対する前記制御情報の読み出し
および前記メモリリクエストヘの主記憶装置の応答信号
であるメモリリプライに対する前記制御情報の更新・書
き込みを異なるタイミングで行いまた受けつけた前記チ
ャネルリクエストに対する５前記制御情報の更新・書き
込みおよび前記メモリフライに対する前記制御情報の読
み出しも異るタイミングで行うデータ転送制御回路とを
含んで構成されている。

このような構成では、ク頭ノクの２倍のパルス巾を有す
る第１のタイミングでチャネルリクエストに対する制御
情報の読み出しと更新・書き込みを行い、クロックの２
倍のパルスを有する第２のタイミングでメモリリプライ
に対する制御情報の読み出しと更新・書き込みを行うた
め、チャネルリクエストとメモリリプライそれぞれに対
する制御情報の更新に合計４クロックを必要とすること
になり、複数のチャネルとのデータ転送時に効率のよい
多重処理ができないという欠点があつた。

本発明の目的はデータ転送効率の向上したデータ転送装
置を提供することにある。本発明のデータ転送装置は第
１のタイミングパルスおよび第２のタイミングを交互に
クロックに同期して発生するタイミング回路と、入出力
装置および主記憶装置間で転送されるデータをバッファ
リングするデータバッファと、前記データバッファのデ
ータの空きふさがり状況によりデータ転送の可否を決定
する制御情報がチャネルアドレス毎に格納され該制御情
報の読み出し用書き込み用にそれぞれ別個にアドレス線
およびデータ線を有して同時に読み出しと書き込みがで
きるレジスタファイルと、前記制御情報の対チャネル・
データ転送条件合否によつてチャネルリクエスト受けつ
けの可否を第１のタイミングパルスで決定し該チャネル
リクエストを行つたチャネルアドレスの前−記制御情報
が対主記憶装置・データ転送条件を満たした場合に中央
処理装置へメモリリクエストを出力し受けつけた前記チ
ャネルリクエストに対する前記制御情報の読み出しおよ
び前記メモリリクエストへの主記憶装置の応答信号であ
るメモリリ！フライに対する前記制御情報の更新・書き
込みを同時に第２のタイミングで行うことができまた受
けつけた前記チャネルリクエストに対する前記制御情報
の更新・書き込みおよび前記メモリリプライに対する前
記制御情報の読み出しを同時に第１Ｓのタイミングで行
うことができるデータ転送制御回路とを含んで構成され
る。

次に、本発明の実施例について図面を参照して詳細に説
明する。

本発明の一実施例を含む第１図のシステム構成４図にお
いてデータ処理システム１は、入出力装置１００と、チ
ャネル転送装置１０１と、データ転送装置１０２と、主
記憶装置１０３と、中央処理装置１０４とから構成され
る。

チャネル転送装置１０１は１から３２までの固有のチャ
ネルアドレスを持ちチャネルアドレスの早番順に優先順
位を有する３２台のチャネル１２０，１２１，１２２・
・・・・・１５１と該チャネルを制御するチャネル制御
回路・１１９とから構成される。データ信号１０６は１
バイトデータ巾、データ信号１０７は４バイトデータ巾
、データ信号１０９，１１０は８バイトデーダ巾で主記
憶装置１０３と入出力装置１００との間で転送されるデ
ータフであり、データ信号１０８はデータ転送装置１０
２の初期設定時および診断時に中央処理装置１０４とデ
ータ転送装置１０２との間で授受されるデータである。

第２図は第１図に示すシステム構成図に含まれ門る本発
明の一実施例のブロック図でありデータ転送装置１０２
は、タイミング回路２０１と、データバッファ２０２と
、レジスタファイル２０３と、データ転送制御回路２０
４と、アドレス回路２０５とから構成されている。

中央処理装置１０’４との間の第１図に示す制御信号バ
ス１１４は第２図においては１１４−１，１１４−２お
よび１１４−３に分解されて示されている。タイミング
回路２０１は第１のタイミングと第２のタイミングを発
生し、データバッファ２０２は中央処理装置１０４、チ
ャネル転送装置１０１との間で転送されているデータを
チャネル対応に１６／ゞイトずつバッファリングし、レ
ジスタファイル２０３はデータ転送装置１？２内部のデ
ータ転送動作を規定する制御情報をチャネル対応に記憶
し、データ転送制御回路２０４はデータ転送装置１０２
内部の転送動作の制御およびレジスタファイル２？３の
記憶内容の更新に用いられる。

制御データ信号２０７はデータ転送制御回路２０４から
レジスタファイル２０３に書きこみ制御情報を送り、制
御データ信号バス２０６はレジスタファイル２０３の読
出し制御情報をデータ転送制御回路２０４へ送る。アド
レス信号２１１はレジスタファイル２０３のチャネル対
応の書きこみアドレスを、アドレス信号２１２，２１３
はレジスタファイル２０３のチャネル対応の読み出しア
ドレスを、アドレス信号バス２１４はデータバッファ２
０２のチャネル対応のアドレスを、アドレス信号バス１
０６はチャネル転送装置１０１から指示されるデータ転
送要求のあるチャネルのアドレスを、アドレス信号バス
１１７は初期設定時および診断時に中央処理装置１０４
により指示されるチャネルのアドレスをそれぞれ与える
。

本発明の実施例を示す第３図において、データι転送装
置１０２のうちのデータ転送制御回路２０４はチャネル
リクエスト受付回路３０１、レジスタファイル更新回路
３０２、レジスタファイル更新制御回路３０３、メモリ
リクエスト制御回路３０４、セレクタ３０５，３０６と
から構成されｌる。

アドレス回路２０５はチャネル指示アドレスレジスタ３
１４、アドレスレジスタ３１５、アドレスデコーダ３１
６、メモリリクエストフリップフロップ回路３１７、メ
モリリクエスト優先回路３．１８、メモリリクエスト優
先アドレスレジスタ３１９、メモリリクエストアドレス
レジスタ３２０、メモリリプライアドレスレジスタ３２
１、メモリリクエストアドレスバッファ３２２、診断ア
ドレスレジスタ３２３、メモリリクエストアドレ．スバ
ツフア制御回路３２４、セレクタ３２５，３２６とから
構成される。

レジスタファイル２０３は、チャネルからのデータ転送
要求であるチャネルリクエストがチャネルリクエスト受
付回路３０１で受付けられるごとにプラス１ずつ更新さ
れるチャネル側バッファポインタ情報、主記憶装置への
データ転送要求であるメモリリクエストに対するメモリ
リプライが返送されてくるごとに、プラス１ずつ更新さ
れるメモリ側バッファポインタ情報、読み出し書き込み
の指示、転送バイト数およびメモリアドレス等を含む制
御情報をチャネル対応に記憶している。

タイミング回路２０１は第１のタイミング（ＴＯ）と第
２のタイミング（Ｔ１）との２種のタイミングを交互に
クロックに同期して発生し、チャネルとのデータ転送お
よびレジスタファイルの更新はＴＯタイミングで行なわ
れ、中央処理装置とのデータ転送およびデータ転送に係
わるレジスタファイルの更新はＴ１タイミングで行なわ
れる。以下ＴＯ，Ｔｌの各タイミングにおける各々の回
ι路の動作を説明する。アドレス信号２１１はレジス
タファイル２０３の書きこみアドレス、アドレス信号２
１４はデータバッファ３０２のアドレスを与える。

アドレス信号２１２はＴＯタイミング時に印加されてレ
ジスタファイル２０３の読み出しアドレス（Ｙアドレス
）を与え、アドレス信号２１３はＴ１タイミング時に印
加されてレジスタファイル２０３の読み出しアドレス（
Ｚアドレス）を与える。制御データ信号２０６−１はア
ドレス信号２１３によるレジスタファイル２０３の読出
しデータ（Ｚ出力）であり、制御データ信号２０６−２
はアドレス信号２１２によるレジスタファイル２０３の
読出しデータ（Ｙ出力）である。セレクタ３０５はセレ
クタ条件にＴＯタイミングを与えられ、ＴＯタイミング
時には制御データ信号２０６−１ （Ｚ出力）をセレク
トレ、ＴＯタイミングでないとき（Ｔｌタイミング）に
は制御データ信号２０６−２ （Ｙ出力）をセレクトす
る。

データバッファ２０２はチャネル対応に１６／ゞイトの
データをバッファリングすることができ、中央処理装置
１０４とのデータ信号１０９−１と１０９−２は８バイ
トデータ巾、チャネルとのデータ信号１０７−１と１０
７−２は４バイトデータ巾でありそれぞれ第２図に示す
データ信号１０９と１０７を入出力別に分解したもので
ある。

制御データ信号２０７はレジスタファイル２０３への入
力データであり、セレクタ３０６によりレジスタファイ
ル更新回路３０２からの出力である。制御データ信号３
０８と、中央処理装置１０４からのレジスタファイル２
０３の初期設定および診断用の制御データ信号１０８−
１とがセレクノトして与えられる。セレクタ３？６は中
央処理装置からの診断指示用の制御信号１１４−３によ
りセレクトされる。レジスタファイル２０３の読出デー
タはセレクタ３０５でセレクトされ、制御データ信号３
０？５としてレジスタファイル更新回路３０２に、制御
データ信号１０８−２として中央処理装置１０４にそれ
ぞれ転送されるが中央処理装置１０４では診断時にのみ
該制御信号１０８−２を受け入れる。

ク アドレス信号１１６はデータ転送要求しているチャ
ネルのアドレスであり、ＴＯのタイミング時にチャネル
リクエスト指示信号２１０−３をトリガとしてチャネル
指示アドレスレジスタ３１４にセットされＴ１タイミン
グでアドレス信号２１３を出力する。

セレクタ３２６はＴ１タイミング信号２０８−１をセレ
クト条件として、Ｔｌタイミングではチャネル指示アド
レスレジスタ３１４の出力をセレクトし、Ｔ１タイミン
グでない時（ＴＯタイミング）ではセレクタ３２５のセ
レクト出力をセレクトしてアドレスレジスタ３１５にセ
ットする。アドレスデコーダ３１６はアドレスレジスタ
３１５の出力をデコードしてメモリリクエスト指示信号
２１０−１によつてトリガされチャネル対応にあるチャ
ネルリクエストフリップフロップ回路３１７にセットす
る。メモリリクエスト優先回路３１８はメモリリクエス
トフリップフロップ回路３１７の出力を早番順に優先度
を判定して最優先のメモリリクエストアドレスをメモリ
リクエスト優先アドレスレジスタ３１９に書きこむ。１
１２−１はチャネルからのデータ転送要求の有無を示す
チャネルリクエストで第２図に示す制御信号１１２の一
部分である。

チャネルリクエスト１１２−１は、主記憶装置への書き
こみ転送時ならデータバッファ２？５にデータのあきが
４バイト以上あればＴＯタイミングにチャネルリクエス
ト受付回路３０１で受付けられ、主記憶からの読み出し
転送時ならデータバッファ２０５にデータが４バイト以
上書きこまれているならば同じようにして受付けられる
。データバッファ２０５に−チャネルリクエスト１１２
−１を受付ける余地があるかどうかはレジスタファイル
更新回路３０２から制御信号３１０によつて通知された
制御情報をもとにレジスタファイル更新制御回路３０３
において判定されレジスタファイル更新制御回路３；０
３からチャネル対応にある制御信号３１１でチャネルリ
クエスト受付回路３０１に指示されている。チャネルリ
クエスト１１２−１がチャネルリクエスト受付回路３０
１で受付けられた時は、制御信号３０９でレジスタファ
イル更新回路３０２三に指示され、その時（ＴＯタイミ
ング時）読み出されている該チャネルの制御情報のうち
のチャネル側バッファポインタ情報（Ｚ出力）がレジス
タファイル更新回路３０２でプラス１されて更新される
。 ，制御信号１１４−１２は主記憶装置へのデータ転
送要求が受付けられたことを示すメモリリプライである
。

メモリリプライ１１４−１２はメモリリクエスト制御回
路３０４で受付けられ、制御信号３１３によりＴ１タイ
ミングでレジスタファイル更新回路３０２に指示され、
その時（Ｔｌタイミング時）読み出されている制御情報
のうちのメモリ側バッファポインタ情報（Ｙ出力）がレ
ジスタファイル更新回路３０２でプラス１されて更新さ
れる。レジスタファイル更新回路３０２では制御信号３
０９または制御信号３１３による指示がない限り、レジ
スタファイル２０３から読み出した制御フ情報を更新し
ないでそのままレジスタファイル２０３に書きこんでい
る。

レジスタファイル更新回路３０２の出力はレジスタファ
イル更新制御回路３？３に制御信号３１０で通知される
。レジスタファイル更新制御回路３０３では通知された
制御・情報をもとにして主記憶装置読み出し転送要求な
らデータバッファ２０２に８バイト以上データを書きこ
む余地があれば制御信号３１２でメモリリクエスト制御
回路３０４に通知し、主記憶書き込み転送要求ならデー
タバッファ２０２に８バイト以上データが書き込まれて
いれば制御信号３１２でメモリリクエスト制御回路３０
４に通知する。メモリリクエスト制御回路３０４では、
制御信号３１２を参照し、メモリリクエスト１１４−１
１を中央処理装置にＴ１タイミングに出力してデータ転
送要求を出す。メモリリクエスト指示信号２１０−１は
メモリリクエストアドレスレジスタ３２０のトリガであ
り、メモリリクエストアドレス優先レジスタ３１９の内
容をメモリリクエスト時にメモリリクエストアドレスレ
ジスタ３２０に書き込む。

メモリリクエストアドレスバッファ３２２はメモリリク
エストしているチャネルのアドレスを保持するために設
けてありメモリリクエスト時に書きこまれ、メモリリプ
ライ時に読み出されて処理すべきチャネルのアドレスを
与えている。メモリリクエストアドレスバッファ３２２
の書込みデータはメモリリクエストアドレスレジスタ３
２０によつて与えられ、読み出しデータはメモリリプラ
イアドレスレジスタ３２１にセットされる。メモリリプ
ライアドレスレジスタ３２１のトリガはメモリリプライ
があつた時Ｔ１タイミングにメモリリプライ指示信号２
１？−２で与えられる。メモリリクエストアドレスバッ
ファ３２２の書きこみアドレスや読み出しアドレスは、
メモリリクエストアドレスバッファ制御回路３２４によ
つて与えられる。メモリリクエストアドレスバッファ制
御回路３２４はメモリリプライ指示信号２１０−２とメ
モリリクエスト指示信号２１０−１によつてメモリリク
エストアドレスバッファ３２２の書きこみアドレ ；ス
と読み出しアドレスを作成してメモリリクエストアドレ
スバッファ３２２に指示している。診断アドレスレジス
タ３２３は、レジスタファイル２０３の初期設定時およ
び診断時に中央処理装置１０４からアドレス信号１１７
により指示さ．れるチャネルのアドレスを保持する。セ
レクタ３２５は、中央処理装置１０４から送出されてく
る制御信号１１４−３、メモリリクエスト制御回路３０
４から送出されるメモリリプライ指示信号２１０−２に
よりセレクト条件を与えられ、診断アドレスレジスタ３
２３の内容とメモリリプライアドレスレジスタ３２１を
セレクトして、レジスタファイル２０３にＴＯタイミン
グ時の読み出しアドレスを与えるとともにセレクタ３２
６に入力している。レジスタファイル２０３のＴ１タイ
ミング時の読み出しアドレスは、チャネル指示アドレス
レジスタ３１４の内容がアドレス信号２１３によつて与
えられている。本発明の構成例においては、初期設定時
および診断時における動作タイミングはＴ１タイミング
で規定されているが、ＴＯタイミングで動作を規定して
もよい。

第４図は第３図に示す本実施例において複数のチャネル
とのデータ転送が行なわれる時各チャネル対応にメモリ
リクエスト、メモリリプライ、レジスタファイルのチャ
ネル側バッファポインタ情報の更新、メモリ側バッファ
ポインタ情報の更新ｚアドレス、Ｙアドレスおよびレジ
スタファイル更新回路入力それぞれのタイミングを示す
ことによつて動作を説明するものである。

ＺＡＤはレジスタファイル２０３のＺアドレス２１３を
示し、ＹＡＤはレジスタファイル２０３のＹアドレス２
１２を示す。

１２０，１２１，１２２，１２３，１２４および１４０
，１４１，１４２，１４３はそれぞれチャネルアドレス
を表し う早番順に優先度が高いものとする。

受付ｉ（１２０≦ｉ≦１２４）はチャネルアドレスｉの
チャネルからのチャネルリクエストがデータ転送装置で
受付けられ、更新ｉ（１２０≦ｉ≦１２４）はチャネル
アドレスｉのレジスタファイルのチャネル側バッファポ
インタ情報がレジスタファイル更新回路３０２で更新さ
れるのを示す。受付ｊ（１４０≦ｊ≦１４３）はチャネ
ルアドレスｊのチャネルに対するメモリリプライがデー
タ転送装置で受付けられ、更新ｊ（１４０≦ｊ≦１４３
）はチャネルアドレスｊのレジスタファイルのメモリ側
バッファポインタ情報がレジスタファイル更新回路３０
２で更新されるのを示す。Ｚｉ（１２０≦ｉ≦１２４）
はレジスタファイル２０３のチャネルアドレスｉのｚ出
力を示し、Ｙｊ（１４０≦ｊ≦１４３）はレジスタファ
イル２０３のチャネルアドレスｊ（７）Ｙ出力を示す。
チャネルリクエスト１１２−１の受付およびレジスタフ
ァイルのチャネル側ポインタ情報の更新は必ずＴＯタイ
ミングで行なわれ、メモリリプライの受付およびレジス
タファイルのメモリ側ポインタ情報の更新は必ずＴｌタ
イミングで行なわれている。

またメモリリクエストしているチャネルのアドレスは早
番順にメモリリクエスト優先回路３１８で判定され、最
優先のアドレスが選択される。以下に、主記憶装置書き
こみ転送時のデータ転送装置１０２の転送動作を第３図
および第４図を採用しながら説明する。

転送開始時には中央処理装置１０４からチャネルアドレ
スがアドレス信号線１１７によつて診断アドレスレジス
タ３２３に制御情報の初期値が制御データ信号線１０８
−１によつてセレクタ３０６にそれぞれ与えられてレジ
スタファイル２０３Ｊの当該チャネルアドレスに対する
制御情報が初期設定される。

データバッファ２０２は空で１６／ゞイトのあきがある
のでチャネルリクエスト１１２一１が該チャネル１２０
より送出されると、チャネルリクエスト受付回路３０１
ではＴＯタイミング丁で受付ける（ＣＨＰ受付１２０）
。チャネルリクエスト受付回路３０１では、次のＴＯタ
イミングに制御信号３０９によりレジスタファイル更新
回路３０２に指示し、その時読み出されているレジスタ
ファイル２０３の制御情報のうちのチャネル側フバツフ
アポインタ情報（Ｚ出力）をプラス１して更新し（ＣＢ
Ｐ更新１２０）、レジスタファイル２０３に書きこみ。
このときデータバッファ２０２には４バイトのデータが
データ信号１０７−１によつてチャネル１２０から書き
こまれる。同じようにして該チャネル１２？からの２回
目のチャネルリクエスト１１２−１を受付けると（ＣＨ
Ｐ受付１２１）、該チャネルアドレス１２０の制御情報
が再び更新され（ＣＢＰ更新１２１）、データバッファ
２０２には該チャネル１２０から合計８バイトのデータ
が書きこまれたことになる。この時制御信号３１０でバ
ッファポインタ情報がレジスタファイル更新制御回路３
０３に通知されレジスタファイル更新制御回路３０３で
は通知されたバッファポインタ情報によりデータバッフ
ァ２０２に８バイトデータが書きこまれているのを検出
すると、制御信号３１２によりメモリリクエスト制御回
路３０４に通知する。

メモリリクエスト制御回路３０４では制御信号３１２を
参照してＴｌタイミングにメモリリクエスト１１４−１
１を出力して中央処理装置１０４にデータ転送要求をす
る。この時同時に、メモリリクエスト指示信号２１０−
１でメモリリクエストアドレスレジスタ３２０の内容（
メモリリクエストしたチャネルのアドレス１２０）を、
メモリリクエストアドレスバッファ３２２に保持してお
く。そして該チャネル１２０からのメモリリクエストが
中央処理装置１０４て受付けられ主記憶装置にデータが
書きこまれると、中央処理装置１０４からのメモリリプ
ライ１１４−１２がメモリリク．工スト制御回路３０４
に通知される（ＭＲＰ受付１２０）。

メモリリクエスト制御回路３０４ではＴｌタイミングで
メモリリプライ１１４−１２を参照し、メモリリプライ
指示信号２１０−２によつてメモリリクエストバッファ
制御回路３２４にこメモリリクエストアドレスバッファ
３２２の読み出しアドレスを指示してメモリリクエスト
を行なつたチャネル１２０のアドレスをメモリリクエス
トアドレスバッファ３２２から読みだしてメモリリプラ
イアドレスレジスタ３２１にセットする。３次のＴ１タ
イミングで制御信号３１３によりレジスタファイル更新
回路３０２に指示してその時読み出されている該チャネ
ル１２０のメモリ側バッファポインタ情報（Ｙ出力）は
プラス１して更新し（ＭＢＰ更新１２０）レジスタファ
イル２０３４に書き込む。

チャネル側バッファポインタ情報からメモリ側バッファ
ポインタ情報が減算され制御情報は等価的に初期状態と
なるので以後、該チャネル１２０のデータバッファ２０
２に４バイト以上あきがあると該チャネル１２０からの
チャネルリクエストは受けつけられ、該チャネル１２０
のデータバッファ３０４に８バイト以上データが書きこ
まれるとメモリリクエストが行なわれてデータ転送が行
なわれる。次に主記憶装置読み出し転送時のデータ転送
装置１０２の転送動作を同じように説明する。

転送開始時には主記憶装置書き込み転送時と同じように
して中央処理装置から該チヤネルアドレフスに対応する
制御情報がレジスタファイル２０３に初期設定される。
データバッファ２０２は空なのでメモリリクエスト制御
回路３０４からメモリリクエスト１１４−１２が出力さ
れる。その時の該チャネル１４０のメモリリクエストア
ドレスは門メモリリクエストアドレスバッファ３２２に
保持される。該チャネル１４０からのメモリリクエスト
１１４−１１に対して中央処理装置１０４からメモリリ
プライ１１４−１２があると、メモリリクエスト制御回
路３０４はこれを受けつけ”（ＭＰＰ受付１４０）、Ｔ
１タイミングでメモリリプライ指示信号２１０−２によ
りメモリリクエストアドレスバッファ制御回路３２４に
メモリリクエストアドレスバッファ３２２の読み出しア
ドレスを指示してメモリリクエストを行つた該チャネル
１４？のアドレスをメモリリクエストアドレスバッファ
３２２から読み出し、メモリリプライアドレスレジスタ
３２１にセットする。

次のＴ１タイミングでデータバッファ２０２にはデータ
が８バイト書きこまれ、メモリリクエスト制御回路３０
４は制御信号３１３によりレジスタファイル更新回路３
０２に指示してその時読み出されている該チャネルのメ
モリ側バッファポインタ情報（Ｙ出力）をプラス１して
更新して（ＭＢＰ更新１４０）再びレジスタファイル２
０３に更新されたメモリ側バッファポインタ情報を書き
こむ。レジスタファイル更新制御回路３０３は制御信号
３１０によるバッファポインタ情報によるデータバッフ
ァ２０２にデータが４バイト以上書き込まれているのを
検出すると、該チャネル１４０の制御信号３１１により
チャネルリクエスト受付回路３０１に通知する。この状
態で該チャネル１４０からのチャネルリクエストがある
とチャネルリクエスト受付回路３・０１ではＴＯタイミ
ングで該チャネル１４０の制御信号３１１を参照する。

該チャネル１４０からのチャネルリクエストが受付けら
れると（ＣＨＲ受付１４０）データバッファ２０２から
データが４バイト読み出され該チャネル１４０に送出さ
れ、次のＴＯタイミングでチャネルリクエスト受ｊ付回
路３０１は制御信号３６１によりレジスタファイル更新
回路３０２に通知してその時（ＴＯタイミング時）読み
出されている該チャネルのチャネル側バッファポインタ
情報（Ｚ出力）がレジスタファイル更新回路３０２でプ
ラス１更新され」（ＣＢＰ更新１４０）レジスタファイ
ル２０２に書きこまれる。以後、該チャネル１４０のデ
ータバッファ２０２に８バイト以上データのあきがある
とメモリリクエストが行なわれ、該チャネル１４０のデ
ータバッファ２０２に４バイト以上データが書きこまれ
るとチャネルリクエストを受け付けてデータ転送がくり
返される。本発明のデータ転送装置には、以上のように
制御情報をメモリに格納して読み出しと書き込みを異な
るタイミングで行う代りに、読み出しと書き−込み用に
それぞれ別個にアドレス線とデータ線を持ち同時に読み
出しと書き込みのできるレジスタファイルに制御情報を
格納するように構成することによつて、チャネルリクエ
ストに対する制御情報の更新とメモリリプライに対する
制御情報の更新が交互に空時間なく行えるようになり、
制御情報更新の効率化ができるため、データ転送効率が
向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を含むシステム構成図、第２
図は第１図に示すシステム構成図に含まれる本発明の一
実施例のブロック図、第３図は第２図に示すブロック図
のうちのデータ転送装置の回路図および第４図は第３図
に示す実施例の動作を説明するタイミング図である。 １ 図において、１ ・・・・・・データ処理システム、１
００・・・・・・入出力装置、１０１・・・・・・チャ
ネル転送装置、１０２・・・・・・データ転送装置、１
０３・・・・・・主記憶装置、１０４・・・・・・中央
処理装置、１１９・・・・・・チャネル制御回路、１２
０，１２１，１２２・・・・・・１ つ５１・・・・・
・チャネル、１０６，１０７，１０９，１１０，１０７
−１，１０７−２，１０９−１，１０９−２・・・・・
・データ信号、１０８，２０６，２０７，２０６−１，
２０６−２，３０７，３０８・・・・・・制御データ信
号、１１１，１１２，１１３，１１４，１１４−１，１
１４−２，１１４−３，１１４−１３，２０８，２０９
，２１０，２０８−１，２０８−２，２０９−１，２０
９−２，３０９，３１０，３１１，３１２，３１３・・
・・・・制御信号、１１６，１１７，１１８，２１１，
２１２，２１３，２１４・・・・・・アドレス信号、１
１２−１・・・・・・チャネルリクエスト、１１４−１
１・・・・・・メモリリクエスト、１１４−１２・・・
・・・メモリリプライ、２０１・・・・・・タイミング
回路、２０２・・・・・・データバッファ、２０３・・
・・・ルジスタフアイル、２１０−１ ・・・・・・メ
モリリクエスト指示信号、２１０−２・・・・・・メモ
リリプライ指示信号、２１０−３・・・・・・チャネル
リクエスト指示信号、２０４・・・・・・データ転送制
御回路、２０５・・・・・・アドレス回路、３０１・・
・・・・チャネルリクエスト受付回路、３０２・・・・
・ルジスタフアイル更新回路、３０３・・・・・ルジス
タフアイル更新制御回路、３０４・・・・・・メモリリ
クエスト制御回路、３０５，３０６，３２５，３２６・
・・・・・セレクタ、３１４・・・・・・チャネル指示
アドレスレジスタ、３１５・・・・・・アドレスレジス
タ、３１６・・・・・・アドレスデコーダ、３１７・・
・・・・メモリリクエストフリップフロップ回路、３１
８・・・・・・メモリリクエスト優先回路、３１９・・
・・・・メモリリクエスト優先アドレスレジスタ、３２
０・・・・・・メモリリクエストアｊドレスレジスタ、
３２１・・・・・・メモリリプライアドレスレジスタ、
３２２・・・・・・メモリリクエストアドレスバッファ
、３２３・・・・・・診断アドレスレジスタ、３２４・
・・・・・メモリリクエストアドレスバッファ制御回路
、ＣＨＰ・・・・・・チャネルリクエスト、７ＣＢＰ・
・・・・ルジスタフアイルのチャネル側バッファポイン
タ情報、ＭＲＰ・・・・・・メモリリプライ、ＭＢＰ・
・・・・ルジスタフアイルのメモリ側バッファポインタ
情報、ＺＡＤ・・・・・・レジスタファイルのＺアドレ
ス、Ｙ・・・・・・レジスタファイルのＹアドレス、フ
ＲＥＤ・・・・・ルジスタフアイル更新回路入力。

Claims (1)

【特許請求の範囲】
1. １ 第１のタイミングパルスおよび第２のタイミングパ
   ルスを交互にクロック同期して発生するタイミング回路
   と、入出力装置および主記憶装置間で転送されるデータ
   をバッファリングするデータバッファと、前記データバ
   ッファのデータの空きふさがり状況によりデータ転送の
   可否を決定する制御情報がチャネルアドレス毎に格納さ
   れ該制御情報の読み出し用書き込み用にそれぞれ別個に
   アドレス線およびデータ線を有して同時に読み出しと書
   き込みができるレジスタファイルと、前記制御情報の対
   チャネル・データ転送条件合否によつてチャネルリクエ
   スト受けつけの可否を第１のタイミングパルスで決定し
   該チャネルリクエストを行つたチャネルアドレスの前記
   制御情報が対主記憶装置・データ転送条件を満した場合
   に中央処理装置へメモリリクエストを出力し受けつけた
   前記チャネルリクエストに対する前記制御情報の読み出
   しおよび前記メモリリクエストへの主記憶装置の応答信
   号であるメモリリプライトに対する前記制御情報の更新
   ・書き込みを同時に第２のタイミングで行うことができ
   また受けつけた前記チャネルリクエストに対する前記制
   御情報の更新・書き込みおよび前記メモリリプライに対
   する前記制御情報の読み出しを同時に第１のタイミング
   で行なうことができるデータ転送制御回路とを含むこと
   を特徴とするデータ転送装置。