JPS6041751B2

JPS6041751B2 - デジタル電子時計

Info

Publication number: JPS6041751B2
Application number: JP7281576A
Authority: JP
Inventors: 英樹内藤; 豊稔田中
Original assignee: Jeco Corp
Current assignee: Jeco Corp
Priority date: 1976-06-22
Filing date: 1976-06-22
Publication date: 1985-09-18
Also published as: JPS52156666A

Description

【発明の詳細な説明】本発明はデジタル電子時計に係り、セット時刻に至つた
際、表示装置を点滅時刻表示する構成とすることにより
、表示装置の数字を識別し得ない遠方からでもセット時
刻の前後を容易に知り得るデジタル電子時計を提供する
ことを目的とする。

一般に、デジタル電子時計の表示装置はアナログ時計の
表示部分に比して小形であるため、遠方より数字を識別
しにくく、数字を正確に識別し得る距離まで迫害つて視
なければならない。例えば、朝目を覚した時に所望の前
か後か大体の時刻を知るような場合でさえ、デジタル電
子時計の近くまでわざわざ迫害つて視なければならず、
不便であつた。本発明は上記事実に鑑み、所望セット時
刻に至つた際、表示装置を点滅時刻表示せしめることに
より、遠方からでもセット時刻の前か後かを容易に知り
得るようにしたデジタル電子時計を提供するものである
。

第１図は本発明になるデジタル電子時計の一実施例の回
路系統図を示す。

同図中、１は発振回路で、その１分パルス出力端子２２
はクロックカウンタ２に接続されており、そのアラーム
時刻セット信号出力端子２３はタイムセット回路２４を
介してアラームプリセットカウンタ３に接続されており
、その１秒パルス出力端子２１はＮＡＮＤ回路１１〜１
４夫々に接続されている。クロックカウンタ２は１分川
進カウンタ２、、ｍ分６進カウンタ２２、１時間ｍ進カ
ウンタ２３、１時間２進カウンタ２０より構成されてお
り、これらは順次接続されている。アラームプリセット
カウンタ３は、１分川進カウンタ３１、■分６進カウン
タ３２、１時間川進カウンタ３３、１時間２進カウンタ
３０より構成されており、順次接続されてい”る。カウ
ンタ２、〜２、は夫々比較回路５’に接続されていると
共にデコーダ６、〜６、及びドライバ７、〜７、を介
して表示装置８、〜８０に接続されている。カウンタ３
、〜３｜は夫々比較回路５’に接続されている。９’は
リセット端子で、・比較回路５’に接続されており、比
較回路５’はＮＡＮＤ回路１１及びＮＡＮＤ回路２０に
夫々接続されている。

なお、アラームプリセットカウンタ３は出力端子２３よ
りのｌ圧乃至１００ＨＺのアラーム時刻セット信号にて
作動されるタイムセット回路２４によリセット時刻がプ
リセットされ、セット時刻に至つた際、その時刻に応じ
た信号が比較回路５″に供給されるよう設定されている
。

また、比較回路５″は、アラームプリセットカウンタ３
の出力信号とクロックカウンタ２の出力信号とを比較し
、これらの出力信号が一致した時にＨレベルの出力信号
がとり出されるよう設定されていると共に、リセット端
子９″にリセット信号が入来することによりＬレベルの
出力信号がとり出されるよう設定されている。また、Ｎ
ＡＮＤ回路１１〜１４の出力端子は夫々ドライバ７１〜
７４の入力端子に接続されており、ドライバ７１〜７４
夫々はＮＡＮＤ回路１１〜１４夫々より供給される信号
がＨレベルのときのみ表示装置８１〜８４夫々の表示駆
動を行なうものである。

１５は１１５カウンタ、１６，１７は１１２カウンタで
あり、これらは順次接続されて経過時間カウンタを構成
している。

カウンタ１５の出力端子は０Ｒ回路１８を介してＮＡＮ
Ｄ回路１２の入力端子に接続されていると共にＡＮＤ回
路１９を介してＮＡＮＤ回路１４の入力端子に接続され
ている。

カウンタ１６の出力端子は０Ｒ回路１８、ＮＡＮＤ回路
１３及びＡＮＤ回路１９の夫々の入力端子に接続されて
いる。カウンタ１７の出力端子は比較回路５″のリセッ
ト端子９″に接続されていると共に、カウンタ１５〜１
７のリセット端子に夫々接続されている。２０は．ＡＮ
Ｄ回路で、その出力端子はカウンタ１５に接続されてお
り、その一方の入力端子はＮＡＮＤ回路１１及ひ比較回
路５″に接続されており、その他方の入力端子は発振回
路１の出力端子２２に接続されている。

上記のＮＡＮＤ回路１１〜１牡０Ｒ回路１８、ＡＮＤ回
路１９により表示制御回路が構成されている。

次に、上記構成時計の動作について説明する。

同図において、通常動作の時、発振回路１の出力く端子
２２よりの１分間毎にＨレベルとＬレベルとが交互にあ
る発振出力パルスはカウンタ２１に供給され、これを作
動せしめる。カウンタ２１に所定の出力パルスが供給さ
れると、カウンタ２１〜２４に順次パルスが供給される
と共に、デコーダ６１〜６４ドライバ７、〜７４及び表
示装置８１〜８，に夫々信号が供給される。一方、比較
回路５″の出力信号はＬレベルであり、これにより、Ａ
ＮＤ回路の出力信号はＬレベルてあり、カウンタ１５〜
１７の出力信号も共にＬレベルである。このため、Ｎ．
ＡＮＤ回路１１〜１４の出力信号は共にＨレベルであり
、表示装置８１〜８４は現在時刻を点灯表示する。）
ここで、セット時刻を例えば１満０紛にセットする。

１満０吟になると、アラームプリセットカウンタ３より
１満０吟に対応した出力信号が比較回路５″に供給され
る。

一方、クロックカウンタ２より帛時０紛に対応した出力
信号が比較回路５″に供給され、比較回路５″にてカウ
ンタ３の出力信号とカウンタ２の出力信号とが比較され
る。これにより、比較回路５″より第２図Ａに示す如き
Ｈレベルの信号ａがとり出され、ＮＡＮＤ回路１１及び
ＡＮＤ回路２０に供給される。これにより、ＮＡＮＤ回
路１１より第２図Ｂに示す如き１秒間毎にＨレベルとＬ
レベルとが交互にあるパルス信号ｂがとり出され、一方
、ＡＮＤ回路より１分間毎にＨレベルとＬレベルとが交
互にあるパルス信号がとり出される。信号ｂにより表示
装置８１はＲＯョを１秒間毎に点滅表示する。なお、Ｎ
ＡＮＤ回路１２〜１４の出力端子にはＨレベルの信号が
とり出されるため、表示装置８４，８３，８２は夫々Ｒ
ｌｊｒ２ョ，ＲＯョを点灯表示する。このように、表示
装置８１〜８４のうち１個の表示装置８１が点滅表示し
ていることにより、遠方から見る場合、表示装置８１〜
８４の数字を識別し得なくても１満０紛から１満０紛の
間であることを容易に知り得る。１時０紛になると、Ａ
ＮＤ回路２０よりカウンタ１５に１分間毎の５個目のパ
ルスが供給され、これにより、カウンタ１５より第２図
Ｃに示す如きＨレベルの信号ｃがとり出され、０Ｒ回路
１８に供給される。

これにより、０Ｒ回路１８よりＨレベルの信号がとり出
され、ＮＡＮＤ回路１２に供給される。これにより、Ｎ
ＡＮＤ回路１２より第２図Ｄに示す如き１秒間毎にＨレ
ベルとＬレベルとが交互にあるパルス信号ｄがとり出さ
れる。この信号ｄと前述の信号ｂとにより、表示装置８
２，８１は夫々ＲＯョ，Ｒ５ョを１秒間毎に点滅表示す
る。なお、ＮＡＮＤ回路１３，１４の出力端子にはＨレ
ベルの信号がとり出されるため、表示装置８，，８３は
夫々ＲＬ，ｒ２Ｊを点灯表示する。このように、２個の
表示装置８１，８４が点滅表示していることにより、１
時０紛からｌ時１吟の間であることを知り得る。１詩１
紛になると、カウンタ１５に１分間毎の１罐目のパノレ
スが供給され、これ）こより、カウンタ１５より第２図
Ｃに示す如きＬレベルの信号Ｃがとり出され、カウンタ
１６に供給される。

これにより、カウンタ１６より第２図Ｅに示す如きＨレ
ベルの信号ｅがとり出され、０Ｒ回路１８及びＮＡＮＤ
回路１３に供給される。これにより、ＮＡＮＤ回路１３
より第２図Ｆに示す如き１秒間毎にＨレベルとＬレベル
とが交互にあるパルス信号ｆがとり出される。この信号
ｆと前述の信号Ｂ，ｄとにより、表示装置８３，８２，
８１は夫々Ｒ２ＪＪｌＪ，ｒＯＪを１秒間毎に点滅表示
する。なお、ＮＡＮＤ回路１４の出力端子にはＨレベル
の信号がとり出されるため、表示装置８４はＲｌＪ？を
点灯表示する。このように、３個の表示装置８１〜８３
が点滅表示していることにより、１満１０分から１濁１
紛の間であることを知り得る。１詩１紛になると、カウ
ンタ１５より第２図Ｃノこ示す如きＨレベルの信号ｃが
とり出され、カウンタ１６及びＮ巾回路１９に供給され
る。

これにより、ＡＮＤ回路１９より第２図Ｇに示す如きＨ
レベルの信号ｇがとり出され、ＮＡＮＤ回路１４に供給
される。これにより、ＮＡＮＤ回路１４より第２図Ｈに
示す如き１秒間毎にＨレベルとＬレベルとが交互にある
パルス信号ｈがとり出される。この信号ｈと前述の信号
Ｂ，ｄ，ｆとにより、表示装置８，〜８１は夫々ＲｌＪ
，ｒ２ｌｒｌョ，Ｒ５Ｊを１秒間毎に点滅表示する。こ
のように、４個の表示装置８１〜８４が点滅表示してい
ることにより、１濁１紛から１詩２紛の間てあることを
知り得る。１詩２扮になると、カウンタ１６より第２図
Ｅに示す如きＬレベルの信号ｅがとり出され、カウンタ
１７に供給される。

これにより、カウンタ１７より第２図１に示す如きパル
ス信号１がとり出され、カウンタ１５〜１７のリセット
端子に供給されると共に、比較回路５″のリセット端子
９″に供給される。これにより、カウンタ１５〜１７は
一斉にリセットされると共に、比較回路５″もリセット
され、回路は再び元の通常動作時の状態に戻り、表示装
置８４〜８１は夫々ｒ１ョ，Ｒ２ョ，Ｒ２ョ，ＲＯＪを
点灯表示する。従つて、遠方から視る場合、表示装置８
１〜８４の数字を正確に識別し得なくても、点滅する表
示装置の数が所定時間間隔で次第に増加するので、セッ
ト時刻の何分後であるかを容易に知り得る。

なお、表示装置８１〜８４の点滅時間の間隔は、カウン
タ１５〜１７のフリップフロップの組合わせを適宜選定
することにより、１吟間毎、１５分間毎等適宜選定し得
る。

上述の如く、本発明になるデジタル電子時計は、発振出
力パルスを計数する順次接続された計時用の複数のカウ
ンタと、複数のカウンタの出力信号夫々を供給されて時
刻表示を行なう複数の表示装置と、複数のカウンタの出
力信号とアラームプリセット用の複数のカウンタの出力
信号とを比較する比較回路と、比較回路の一致検出後発
振出力パルスを所定時間単位で計数する経過時間カウン
タと、複数の表示装置のいずれかを経過時間カウンタの
出力信号に応じて異ならしめ点滅表示せしめる表示制御
回路とより構成したため、遠方から視る場合、複数の表
示装置の数字を正確に識別し得なくても、点滅する表示
装置の数が所定時間間隔で次第に増加するのて、セット
時刻の何分後であるかを容易に知り得、従来例のように
、わざわざデジタル電子時計の前まで近寄つて視なくて
ノも済み、また、表示装置を用いて点滅表示させている
ので特に別個に点滅表示手段を設ける必要がなく、簡単
にかつ安価に構成し得、更にブザーのように音を発する
ことがないので、音を発してはならない場所で用いるの
に最適である等の特長を７有する。

【図面の簡単な説明】

第１図は本発明になるデジタル電子時計の一実施例の回
路系統図、第２図Ａ−１は第１図に示す回路の動作を説
明するための図である。 ′）１・・・発振回路、２１〜２４・・・クロックカウ
ンタ、３１〜３４・・・アラームプリセットカウンタ、
１８・・・０Ｒ回路、５″・・・比較回路、７１〜７４
・・・ドライバ、８１〜８４・・・表示装置、１１〜１
４・・・ＮＡＮＤ回路、１５・・・１１５カウンタ、１
６，１７・・・１１２カウンタ、１９，２０・・・．Ａ
ＮＤ回路。

Claims

【特許請求の範囲】

１発振出力パルスを計数する順次接続された計時用の
複数のカウンタの出力信号夫々を供給されて時刻表示を
行なう複数の表示装置と、該複数のカウンタの出力信号
とアラームプリセット用の複数のカウンタの出力信号と
を比較する比較回路と、該比較回路の一致検出後該発振
出力パルスを所定時間単位で計数する経過時間カウンタ
と、該複数の表示装置のいずれかを該経過時間カウンタ
の出力信号に応じて異ならしめ点滅表示せしめる表示制
御回路とより構成したことを特徴とするデジタル電子時
計。