JPS6041522B2 - フエ−ルセ−フ型励振メモリ - Google Patents
フエ−ルセ−フ型励振メモリInfo
- Publication number
- JPS6041522B2 JPS6041522B2 JP51090637A JP9063776A JPS6041522B2 JP S6041522 B2 JPS6041522 B2 JP S6041522B2 JP 51090637 A JP51090637 A JP 51090637A JP 9063776 A JP9063776 A JP 9063776A JP S6041522 B2 JPS6041522 B2 JP S6041522B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- flip
- flop
- memory
- fail
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は列車制御用のＡＴＣ・ＡＴＯ装置などのＩＣ
論理回路に用いられるフェール・セーフ型励振メモ川こ
関するものである。
論理回路に用いられるフェール・セーフ型励振メモ川こ
関するものである。
一般にフェール・セーフ型メモリとしては、リレー、ト
ランジスタ等を用いレベル信号によって動作するものが
種々ある。
ランジスタ等を用いレベル信号によって動作するものが
種々ある。
しかし、動作形態を交流励振信号によるダイナミック・
アクションに求める列車ＡＴＣ（ＡＴＯ）装置において
、適応されるべき鉄道路線条件、および電源投入時の過
渡的状態からの動作などに対し、制御ロジック構成が要
求されるＩＣ論理回路においては、レベル信号よりも判
断力など性能面でフェール・セーフ効果に有利な励振信
号で動作するフェール・セーフ型メモリが要求される。
この発明はこのような点に鑑みてなされたものである。
アクションに求める列車ＡＴＣ（ＡＴＯ）装置において
、適応されるべき鉄道路線条件、および電源投入時の過
渡的状態からの動作などに対し、制御ロジック構成が要
求されるＩＣ論理回路においては、レベル信号よりも判
断力など性能面でフェール・セーフ効果に有利な励振信
号で動作するフェール・セーフ型メモリが要求される。
この発明はこのような点に鑑みてなされたものである。
以下この発明の−実施例を図にもとづいて説明する。第
１図はこの発明によるメモリ回路であり、ゲート１、イ
ンバータ２、Ｄ型フリップ・フロップ（以下、Ｄ−Ｆ・
Ｆと称する。
１図はこの発明によるメモリ回路であり、ゲート１、イ
ンバータ２、Ｄ型フリップ・フロップ（以下、Ｄ−Ｆ・
Ｆと称する。
）Ｄ−Ｆ・Ｆ変装でもつて構成される一種のサィクリッ
ク・チェッカでもある。通常動作時入力は第１図のゲー
トーの入力端子ａにより入ってくる。この入力信号は前
段ＩＣ（ダイナミック動作）論理回路を通ってくる信号
であり、マーク：スペース幅の比が１：１の低周波（約
数１００日Ｚ）励振信号である。メモリの動作は単相の
クロツクパルス（以下、ＣＰＲと称する。）で行われる
。この単相ＣＰＲと励振入力との関係は第２図に示す如
くであり、ＣＰＲを１／２分周して基準信号パルスを別
の基準パルスを作成する回路で作成し、メモリ入力信号
はこの基準パルスと完全に同期がとられている。従って
形態上入力信号パルスは、ＣＰＲの立ち上がりエッヂで
もつて動作するようになっているが、完全にエッヂが一
致している訳でなく、Ｄ−Ｆ・Ｆやゲート等経てくる分
（数１０の砂）分だけ、や）遅れている訳である。この
ように構成されたものの動作を説明すると、最初ＣＰＲ
が立ち上がると初段Ｄ−Ｆ・Ｆ３１のＤ入力が読みこま
れ初段Ｄ−Ｆ・Ｆ３１の出力Ｑ，にはその読み込まれた
値が現われる。
ク・チェッカでもある。通常動作時入力は第１図のゲー
トーの入力端子ａにより入ってくる。この入力信号は前
段ＩＣ（ダイナミック動作）論理回路を通ってくる信号
であり、マーク：スペース幅の比が１：１の低周波（約
数１００日Ｚ）励振信号である。メモリの動作は単相の
クロツクパルス（以下、ＣＰＲと称する。）で行われる
。この単相ＣＰＲと励振入力との関係は第２図に示す如
くであり、ＣＰＲを１／２分周して基準信号パルスを別
の基準パルスを作成する回路で作成し、メモリ入力信号
はこの基準パルスと完全に同期がとられている。従って
形態上入力信号パルスは、ＣＰＲの立ち上がりエッヂで
もつて動作するようになっているが、完全にエッヂが一
致している訳でなく、Ｄ−Ｆ・Ｆやゲート等経てくる分
（数１０の砂）分だけ、や）遅れている訳である。この
ように構成されたものの動作を説明すると、最初ＣＰＲ
が立ち上がると初段Ｄ−Ｆ・Ｆ３１のＤ入力が読みこま
れ初段Ｄ−Ｆ・Ｆ３１の出力Ｑ，にはその読み込まれた
値が現われる。
同時にこのとき第２段Ｄ−Ｆ・Ｆ３２のＤ入力には、変
化する直前のＱ，の値が読み込まれＱ２となって現われ
る。次のＣＰＲが立ち上がると、入力波形とＱ２よりフ
ィードバックされて釆るメモリ波形のサィクリック・チ
ェックができ位相関係が一致すればそのままの値が、位
相のバランスをすずせば値“０”が初段のＤ，に読み込
まれる。このときＱ２にはＣＰＲが立ち上がる直前のＱ
，の値が現われる。この様にしてメモリ動作が行われ、
同時に入力信号持続時間だけ波形のサィクリッ・チェッ
クも可能である。ＩＣ回路故障等で位相バランスをくず
れたときはメモリはオール“０”の状態でまわり励振動
作が失われる。入力信号が途絶える場合、ゲート１の入
口ａを“１”になる様に途絶えさせればメモリ部分は機
能上前段回路と切り離された形となって独自に動作する
。メモリの動作リセツトはＤ−Ｆ・Ｆ３１，３２のセッ
ト入力端子を用いて行う。これはメモリ入力と同様の基
準パルスに同期した励振信号パルス列を入力してやれば
よい。このときは、Ｑ，，Ｑ２とも‘‘１”となり以後
クロック動作にともない“１”の状態を保ちながらメモ
リはまわる。フェール・セーフの観点からはどのＩＣの
故障に対しても、又ＩＣ間の配線パターンの開放に対し
ても位相のバランスが持続することはない。第３図はこ
の発明の他の実施例を示すもので、この発明によるメモ
リを用いて、電源投入時の動作要求条件が加わる場合を
示している。
化する直前のＱ，の値が読み込まれＱ２となって現われ
る。次のＣＰＲが立ち上がると、入力波形とＱ２よりフ
ィードバックされて釆るメモリ波形のサィクリック・チ
ェックができ位相関係が一致すればそのままの値が、位
相のバランスをすずせば値“０”が初段のＤ，に読み込
まれる。このときＱ２にはＣＰＲが立ち上がる直前のＱ
，の値が現われる。この様にしてメモリ動作が行われ、
同時に入力信号持続時間だけ波形のサィクリッ・チェッ
クも可能である。ＩＣ回路故障等で位相バランスをくず
れたときはメモリはオール“０”の状態でまわり励振動
作が失われる。入力信号が途絶える場合、ゲート１の入
口ａを“１”になる様に途絶えさせればメモリ部分は機
能上前段回路と切り離された形となって独自に動作する
。メモリの動作リセツトはＤ−Ｆ・Ｆ３１，３２のセッ
ト入力端子を用いて行う。これはメモリ入力と同様の基
準パルスに同期した励振信号パルス列を入力してやれば
よい。このときは、Ｑ，，Ｑ２とも‘‘１”となり以後
クロック動作にともない“１”の状態を保ちながらメモ
リはまわる。フェール・セーフの観点からはどのＩＣの
故障に対しても、又ＩＣ間の配線パターンの開放に対し
ても位相のバランスが持続することはない。第３図はこ
の発明の他の実施例を示すもので、この発明によるメモ
リを用いて、電源投入時の動作要求条件が加わる場合を
示している。
電源投入時に併せてメモリのリセットを行うことは簡単
である。すなわち、第１図と同一符号は同一物であり、
Ｄ−Ｆ・Ｆのセット入力端子を共用し、ゲート１１，１
２を２段程用い、前段ゲート１１の入力端子の一端とグ
ランドＧＮＤとの間に十分容量の大きい（数１０一Ｆ程
）コンデンサ４を挿入しておけばよい。また、電源投入
時に併せてメモリのセットを行う場合は、通常動作の様
にゲート１のａ様子を通し信号を入れることはフェール
・セーフ上好ましくないので、第４図ｂに示す様に別個
の電源投入パルス作成回路を設計し、この回路で作成し
た電源投入パルスを用いて第４図ａに示すメモリを初期
設定し、後はクロツクの動作にまかせる。
である。すなわち、第１図と同一符号は同一物であり、
Ｄ−Ｆ・Ｆのセット入力端子を共用し、ゲート１１，１
２を２段程用い、前段ゲート１１の入力端子の一端とグ
ランドＧＮＤとの間に十分容量の大きい（数１０一Ｆ程
）コンデンサ４を挿入しておけばよい。また、電源投入
時に併せてメモリのセットを行う場合は、通常動作の様
にゲート１のａ様子を通し信号を入れることはフェール
・セーフ上好ましくないので、第４図ｂに示す様に別個
の電源投入パルス作成回路を設計し、この回路で作成し
た電源投入パルスを用いて第４図ａに示すメモリを初期
設定し、後はクロツクの動作にまかせる。
なお、第４図ａにおいて、第１図と同一符号は同一物で
あって、１３はゲート、２１はィンバータである。電源
投入パルス作成回路の構成および回路動作は次の通りで
ある。
あって、１３はゲート、２１はィンバータである。電源
投入パルス作成回路の構成および回路動作は次の通りで
ある。
すなわち、ゲート４１はシミット型ＮＡＮＤゲートであ
り、シュミットレベルはＯＮ時で１．７Ｖ，ＯＦＦ時は
０．９Ｖである。
り、シュミットレベルはＯＮ時で１．７Ｖ，ＯＦＦ時は
０．９Ｖである。
第５図ａのタイミンングチャートに示す如く電源が投入
され緩慢に立ち上がるとする。このとき、ゲート４１も
過渡時の応答において入力側よりェミッ夕電流が流れ出
しコンデンサ４２を充電してゆく。コンデンサ４２の両
端電圧がシュミットレベルを越えるとゲート４１は反転
し、その出力ｂは第５図ｂのタイミング・チャートの様
な応答をする。ィンバータ４３を経たゲート４４入力ｃ
，ｄ，ｅの波形はそれぞれ第５図ｃ〜ｅのチャートの様
になり、その出力ｆの波形は第５図ｆのチャートの様に
なる。ゲート４５，４６はフリップ・フロップを構成し
ていてゲート４５出力ｇは当初“０”に設定してあり、
ゲート４４出力ｆの最初の立ち下がりパルスがフリップ
・フロップ出力ｇを反転させる。この反転のタイミング
がトリガーとなってモノステーブルＩＣ４７を動作させ
る。モノステーブルの出力パルス幅は外付けの抵抗４８
とコンンサ４９で、Ｐ．Ｗ＝ＲＣ．そｎ２の関係係でさ
まる。このパルス幅は信号入力パルスの約１／娘ＯＣＰ
Ｒのパルス幅と等しく設定するとよい。こうして作成さ
れた電源投入パルスは第４図ａのゲート１３を通ってフ
リップ・フロップ３１のセット入力端子に入力ｈを入力
し出力側に“１”を、一方フリップ・フロツプ３２のリ
セット入力様子に入力ｉを入力し、“０”を設定する。
以降メモリはＣＰＲの作用でもつて励振を保持させなが
らまわる。以上述べたようにこの発明によれば、動作形
態を交流励振信号による制御装置の論理回路において、
判断性などフェール・セーフ効果に有利な励振動作をす
るメモリを簡単なる構成をもってセし得ることができる
。
され緩慢に立ち上がるとする。このとき、ゲート４１も
過渡時の応答において入力側よりェミッ夕電流が流れ出
しコンデンサ４２を充電してゆく。コンデンサ４２の両
端電圧がシュミットレベルを越えるとゲート４１は反転
し、その出力ｂは第５図ｂのタイミング・チャートの様
な応答をする。ィンバータ４３を経たゲート４４入力ｃ
，ｄ，ｅの波形はそれぞれ第５図ｃ〜ｅのチャートの様
になり、その出力ｆの波形は第５図ｆのチャートの様に
なる。ゲート４５，４６はフリップ・フロップを構成し
ていてゲート４５出力ｇは当初“０”に設定してあり、
ゲート４４出力ｆの最初の立ち下がりパルスがフリップ
・フロップ出力ｇを反転させる。この反転のタイミング
がトリガーとなってモノステーブルＩＣ４７を動作させ
る。モノステーブルの出力パルス幅は外付けの抵抗４８
とコンンサ４９で、Ｐ．Ｗ＝ＲＣ．そｎ２の関係係でさ
まる。このパルス幅は信号入力パルスの約１／娘ＯＣＰ
Ｒのパルス幅と等しく設定するとよい。こうして作成さ
れた電源投入パルスは第４図ａのゲート１３を通ってフ
リップ・フロップ３１のセット入力端子に入力ｈを入力
し出力側に“１”を、一方フリップ・フロツプ３２のリ
セット入力様子に入力ｉを入力し、“０”を設定する。
以降メモリはＣＰＲの作用でもつて励振を保持させなが
らまわる。以上述べたようにこの発明によれば、動作形
態を交流励振信号による制御装置の論理回路において、
判断性などフェール・セーフ効果に有利な励振動作をす
るメモリを簡単なる構成をもってセし得ることができる
。
第１図はこの発明による一実施例を示す論理構成ブロッ
ク図、第２図ａ〜ｅは第１図の動作を説明するためのタ
イミング・チャート、第３図はこの発明の他の実施例を
示す論理構成ブロック図、第４図ａ，ｂはこの発明の別
の実施例を示す論理構成ブロック図、第５図ａ〜ｇは第
４図の動作を説明するためのタイミング・チャートであ
る。 なお、図中同一符号は同一もしくは相当部分を示す。図
中、１はゲート、２はインバータ、３１，３２はＤ型フ
リツプ・フロップである。第１図第２図 第３図 第４図 第５図
ク図、第２図ａ〜ｅは第１図の動作を説明するためのタ
イミング・チャート、第３図はこの発明の他の実施例を
示す論理構成ブロック図、第４図ａ，ｂはこの発明の別
の実施例を示す論理構成ブロック図、第５図ａ〜ｇは第
４図の動作を説明するためのタイミング・チャートであ
る。 なお、図中同一符号は同一もしくは相当部分を示す。図
中、１はゲート、２はインバータ、３１，３２はＤ型フ
リツプ・フロップである。第１図第２図 第３図 第４図 第５図
Claims (1)
- １ クロツクパルスによつて読み込んだ入力値を導出す
る第１のフリツプ・フロツプ、この第１のフリツプ・フ
ロツプの出力とクロツクパルスによつて上記第１のフリ
ツプ・フロツプの動作変化以前の信号を導出する第２の
フリツプ・フロツプ、励振入力信号および上記第２のフ
リツプ・フロツプの出力信号が入力され、両者の位相関
係が一致しておればその状態の値を、また上記位相関係
が不一致であれば“０”状態の入力を上記第１のフリツ
プ・フロツプに導出する論理回路を備えてなるフエール
セーフ型励振メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090637A JPS6041522B2 (ja) | 1976-07-28 | 1976-07-28 | フエ−ルセ−フ型励振メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090637A JPS6041522B2 (ja) | 1976-07-28 | 1976-07-28 | フエ−ルセ−フ型励振メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5315724A JPS5315724A (en) | 1978-02-14 |
| JPS6041522B2 true JPS6041522B2 (ja) | 1985-09-17 |
Family
ID=14004002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51090637A Expired JPS6041522B2 (ja) | 1976-07-28 | 1976-07-28 | フエ−ルセ−フ型励振メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041522B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238026Y2 (ja) * | 1984-12-11 | 1990-10-15 |
-
1976
- 1976-07-28 JP JP51090637A patent/JPS6041522B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238026Y2 (ja) * | 1984-12-11 | 1990-10-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5315724A (en) | 1978-02-14 |
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